设计方案论证.doc

第二章 设计方案论证 2.1整个系统的原理 整个系统的设计方案如下面的介绍，主要是，系统原理，控制芯片介绍和管脚的说明。 2.1.1系统原理说明 图2.1 系统原理框图 从上面的框图我们很容易的可以看出，CPU是整个电路的核心，它受电源驱动，然后驱动555电路和液晶屏，并且反馈到上位机。 整个设计的大体思想就是这样，CPU作为最核心的部件，是这给那个电路的主体，也是整个电路的控制部分。此次我们采用的是由飞利浦公司生产的P89V5RD2HBA单片机芯片。芯片的引脚图如图2.2所示。 本设计工作,我主要负责的是软件的编程的工作,这就需要对所用的主芯片要有一个详实的了解,下面是我们在此次设计中用到的芯片口的详细资料,(说明,本次设计中P2口没有用到,作为红外线报警器的扩展口来用,以备今后对红外线的升级之用.) 2.1.2控制芯片介绍 在本系统中采用的控制芯片是P89V51RD2，P89V51RD2 是一款80C51 微控制器，包含64kB Flash 和1024 字节的数据RAM。 P89V51RD2 的典型特性是它的X2 方式选项。利用该特性，设计工程师可使应用程序以传统的80C51 时钟频率（每个机器周期包含12 个时钟）或X2 方式（每个机器周期包含6 个时钟）的时钟频率运行，选择X2 方式可在相同时钟频率下获得2 倍的吞吐量。从该特性获益的另一种方法是将时钟频率减半而保持特性不变，这样可以极大地降低电磁干扰(EMI)。Flash 程序存储器支持并行和串行在系统编程（ISP）。并行编程方式提供了高速的分组编程（页编程）方式，可节省编程成本和上市时间。ISP 允许在软件控制下对成品中的器件进行重复编程。应用固件的产生/更新能力实现了ISP 的大范围应用。 它的主要特性如下： （1） 80C51 核心处理单元； （2） 5V 的工作电压，操作频率为0～40MHz； （3） 16/32/64kB 的片内Flash 程序存储器，具有ISP（在系统编程）和IAP（在应用中编程）功能； （4） 通过软件或ISP 选择支持12 时钟（默认）或6 时钟模式； （5） SPI（串行外围接口）和增强型UART； （6） PCA（可编程计数器阵列），具有PWM 和捕获/比较功能； （7） 4个8位I/O 口，含有3个高电流P1 口（每个I/O 口的电流为16mA）； （8） 3个16 位定时器/计数器； （9） 可编程看门狗定时器（WDT）； （10） 8个中断源，4个中断优先级； （11） 2个DPTR 寄存器； （12） 低EMI 方式（ALE 禁能）； （13） 兼容TTL 和CMOS 逻辑电平； （14） 掉电检测； （15） 低功耗模式 （16） 掉电模式，外部中断唤醒； （17） 空闲模式； （18） DIP40，PLCC44 和TQFP44 的封装； P89V51RD2的管脚如图2.2所示。 图2.2系统CPU芯片管脚图 2.1.3管脚的具体说明 本次设计中对芯片的使用管脚（注：本次只对设计中所用的管脚作介绍）如表2.1所示： 表2.1 P89V51RD2的管脚说明 符号 类型 描述 P0.0—P0.7 I/O P0 口：P0 口是一个8 位开漏双向I/O 口。写入‘1’时P0 口悬浮，可用作高阻态输入。当访问外部程序和数据存储器时，P0 口复用为低位地址和数据总线。应用中P0 口利用强内部上拉来发送‘1’电平。P0 口可在外部主机模式编程过程中接收代码字节和在外部主机模式校验过程中发送代码字节。P0口用作程序校验或通用I/O 口时均需连接一个外部上拉电阻。 P1.0—P1.7 I/O 带内部上拉 P1 口：P1 口是一个带内部上拉的8 位双向口。写入‘1’时P1 口被内部上拉拉高，可用作输入。用作输入时，由于内部上拉的存在，P1 口被外部器件拉低时将吸收电流（ IIL ）。此外，P1.5,P1.6,P1.7还有16mA 的高电流驱动能力。在外部主机模式编程和校验中，P1 口也可接收低位地址字节。 P1.0 I/O T2：定时器/计数器2 的外部计数输入或时钟输出。 P1.1 I T2EX：定时器/计数器2 捕获/重装触发和方向控制。 P1.2 I ECI：外部时钟输入。PCA 的外部时钟输入。 P1.3 I/O CEX0：PCA 模块0 的捕获/比较外部I/O 口。每个捕获/比较模块连接一个P1 口用作外部I/O 口。该口线不被PCA 占用时仍可用作标准I/O 口。 P1.4 I/O /SS ：SPI 从机选择输入。 CEX1：PCA 模块1 的捕获/比较外部I/O 口。 P1.5 I/O MOSI：SPI 主机输出从机输入端。 CEX2：PCA 模块2 的捕获/比较外部I/O 口。 P1.6 I/