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- 2016-04-20 发布于江西
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EDA技术与VHDL_汇总.ppt
并行语句 元件例化语句 COMPONENT 元件名IS GENERIC (类属表); -- 元件定义语句 PORT (端口名表); END COMPONENT 文件名; -- 元件例化语句 例化名:元件名GENERIC MAP(参数名=n,) PORT MAP([端口名=] 连接端口名,...) ; 并行语句 生成语句 [标号:] FOR 循环变量 IN 取值范围GENERATE 说明 BEGIN 并行语句 END GENERATE [标号] ; 或 [标号:] IF 条件GENERATE 说明 Begin 并行语句 END GENERATE [标号] ; REPORT语句 REPORT “字符串”; 报告有关信息 并行语句 REPORT语句 REPORT “字符串”; 报告有关信息 断言语句 ASSERT条件表达式 REPORT“出错信息” SEVERITY错误级别 ; 主要用于程序调试,仿真是人机对话 顺序断言语句 并行断言语句 当条件表达式不成立时,报告错误 默认错误消息:”Assertion Violation“ 属性描述与定义语句 信号类属性 (NOT clock’STABLE AND clock =1) 等价于 (clock’EVENT AND clock =1) 2. 数据区间类属性 ... SIGNAL
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