3DES加密芯片逻辑综合实现详细分解.doc

福州大学至诚学院 本科生毕业设计（论文） 题 目： 3DES加密芯片逻辑综合实现 姓 名： 周 桂 学 号： 210991857 系 别： 信息工程系 专 业： 微电子学 年 级： 2009级 指导教师： 陈传东 2013年 4 月 15 日  独创性声明 本毕业设计（论文）是我个人在导师指导下完成的。文中引用他人研究成果的部分已在标注中说明；其他同志对本设计（论文）的启发和贡献均已在谢辞中体现；其它内容及成果为本人独立完成。特此声明。 论文作者签名： 日期： 关于论文使用授权的说明 本人完全了解福州大学至诚学院有关保留、使用学位论文的规定，即：学院有权保留送交论文的印刷本、复印件和电子版本，允许论文被查阅和借阅；学院可以公布论文的全部或部分内容，可以采用影印、缩印、数字化或其他复制手段保存论文。保密的论文在解密后应遵守此规定。 论文作者签名： 指导教师签名： 日期： 3DES加密芯片逻辑综合实现 摘要 微电子技术是21世纪信息时代的关键技术之一，同时由于集成电路工艺变得越来越复杂也由于其设计复杂度也需要提高，测试集成电路变得越来越困难，可测试性设计（Design For Testability，DFT）IP（Intellectual Property）核复用的片上系统（System-On-Chip，SOC Comprehensive implementation of 3DES encryption chip logic Abstract Microelectronics technology is one of the key technologies in information era in twenty-first Century. At the same time, with the ever continuing improvement of the density and complexity of integrated circuits, the test of the Integrated Circuit is more and more difficult. Design for test has been the major method for the test of the chip. The coming of System-On-Chip (SOC) makes the test problem more severe, and put forward new requirement for the methodology and IC’s design flow.The thesis will firstly introduce the basic theory of logic synthesis and testability. Then, taking the 3DES encryption chip for example, the thesis will discuss and present the specific logic synthesis process based on the Design Compiler logic synthesis tool which is from Synopsys company, from setting constraints of timing, area and so on of complex systems’ chip to logic synthesis. Design Compiler logic synthesis with the DFT Compiler tool that integrates DFT features, including the compilation during constraint-driven scan insertion. The thesis is using full scan method to test and design for testability to netlist of the optimized. In order