EDA数字秒表.docVIP

6.6 数字秒表的设计 系统设计思路： 设计一个计时范围为0.01s~1h的数字秒表，首先需要获得一个比较精确的计时基准信号，这里是周期为0.01s的计时脉冲。其次，除了对每一计数器需设置清零信号输入外，还需为六个计数器设置时钟使能信号，即计时允许信号，以便作为秒表的计时启停控制开关，因此，数字秒表可由一个分频器，四个十进制计数器（0.01s，0.1s，1s，1min）以及两个六进制计数器（10s，10min）组成。如下图所示： 6个计数器中的每一计数器的4位输出，通过外设的BCD译码输出显示。 二 本设计中的分频电路程序，分频常数为30000，其输出需要计数30000次才发生一次变化，因此在我们设定的时间间隔内，根本看不到输出的变化，也无法判断改程序的正确与错误。这时我们若将分频常数改为30，就能很容易的看到结果。 三．程序 分频器程序： --CLKGEN LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY CLKGEN IS PORT(CLK:IN STD_LOGIC; NEWCLK:OUT STD_LOGIC); END ENTITY CLKGEN; ARCHITECTURE ART OF CLKGEN IS SIGNAL CNT:INTEGER RANGE 0 TO 10#29#