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组合逻辑3-8译码器
EDA基础及应用实验项目报告
项目题目: 组合逻辑3-8译码器的设计
姓 名： 胡小琴
院 系：电子信息工程学院
专 业：电子信息工程（对口高职）
学 号： 201315294127
指导教师： 徐正坤
综合成绩：
完成时间: 2015年 5月 13日
一、实验目的：
1、通过3－8译码器的设计，让学生掌握组合逻辑电路的设计方法。
2、掌握组合逻辑电路的静态测试方法。
3、初步了解可编程器件设计的全过程。二、实验步骤：
图1 74LS138 译码器逻辑图
表1 74LS138译码器的真值表
G1 G2A G2B C B A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 X 1 X X X X 1 1 1 1 1 1 1 1 X X 1 X X X 1 1 1 1 1 1 1 1 0 X X X X X 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 0 1 1 1 1 1 1 1 0 0 0 1 0 1 1 0 1 1 1 1 1 1 0 0 0 1 1 1 1 1 0 1 1 1 1 1 0 0 1 0 0 1 1 1 0 1 1 1 1 0 0 1 0 1 1 1 1 1 1 0 1 1 1 0 0 1 1 0 1 1 1 1 1 1 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 0 输出控制：M[3:0]=0001使实验箱的拨动开关SW1~SW16接到16位数据总线
1、打开QuartusII软件。
2、选择路径。选择File/New Project Wizard，指定工作目录,指定工程和顶层设计实体称；注意：工作目录名不能有中文。
、选择FPGA器件。Family选择Cyclone ，Available device选EP4CE22F17C8,Packge选择Any，Pin Count 选择，Speed grade选择Any；点击“Next”。
、选择外部综合器、仿真器和时序分析器。Quartus II支持外部工具，可通过选中来指定工具的路径。默认使用Quartus II自带的工具。这里我们选择，
5、结束设置。单击“Next”，弹出“工程设置统计”窗口，上面列出了工程的相关设置情况。最后单击“Finish”，结束工程设置。
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY decoder_3_8 IS
PORT(A,B,C,G1,G2A,G2B:IN STD_LOGIC;
y:OUT STD_LOGIC_VECTOR(7 downto 0);
M : out std_logic_vector(3 downto 0)）； --加入4位功能选择位);
END decoder_3_8;
ARCHITECTURE rtf OF decoder_3_8 IS
signal input:STD_LOGIC_VECTOR(2 downto 0);
BEGIN
M <= "0001"; --"0001"表示选择功能为SW1--SW16点用总线BUS_D0--BUS_D15.
input<=C&B&A;
process(input,G1,G2A,G2B)
BEGIN
if(G1='1' AND G2A='0' AND G2B='0') then
case input IS
when "000"=>y<= ;
when "001"=>y<= ;
when "010"=>y<= ;
when "011"=>y<= ;
when "100"=>y<= ;
when "101"=>y<= ;
when "110"=>y<= ;
when "111"=>y<= ;
when others=>y<="XXXXXXXX";
END
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