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11新改的FPGA实验课件——2016重点.ppt 64页

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注意:1.QuartusII要用9.0版本。2.芯片型号一定不能选错:CycloneIIIEP3C55F484C8。3.Led灯是低电平点亮(反逻辑)。4.时钟的连线一定不能带电拔插,否则容易烧坏时钟。九、实验总结要求1、用QuartusII9.0版电路图输入法设计较复杂的数字电路基本操作和调试方法;2、总结“FPGA实验箱”的使用方法。3、通过本次实验的体会和建议。END**图形编辑法设计总体步骤:1.建立新工程a)指定新工程名称;b)选择需要加入的文件和库;c)选择目标器件;d)选择第三方EDA工具(可不指定);2.图形编辑法编辑文件a)建立图形文件b)放置元件符号c)连接各元器件并命名d)保存文件3.编译工程4.时序仿真和功能仿真(可选)5.引脚分配6.下载验证7.到实验箱中去真正验证实验结果实例:设计一个2输入与门电路。在WIN7下运行,双击桌面QuartusII9.0图标,将出现应用软件主画面:七.QuartusII9.0应用软件的介绍1.建立新工程a)指定新工程名。方法是选择工具栏File→NewProjectWizard→选中后,点击依次出现以下信息界面。点击确认,出现以下信息界面点击Nextb)选择需要加入的文件和库。选择路径名如d:\and2和输入新工程名and2,如图点击Next输入源程序文件名and2.vhd,如图点击Nextc)选择目标器件。选择FPGA类型CycloneIIIEP3C55F484C8及其它特性。点击Nextd)选择第三方EDA工具。如有可选择第三方EDA软件进行必要的仿真,否则点击Finish。(注:此处不选)点击Finish,新工程已经初步建立。2.建立图形文件(电路图)。其方法是File→New→DesignFiles….,如图:新建文件类型有AHDL、BlockDiagram/Schematic、EDIF、StateMachine、SystemVerilogHDL、TclScript、VerilogHDL、VHDL等可选择。点击New并确认后,选中BlockDiagram/SchematicFile模式,点击OK,如图出现以下信息界面后,点击选中Edit→InsertSymbal…或空白区域点击鼠标右键,如图:点击InsertSymbal,出现以下信息界面。放置元件符号。在Symbal界面工作区域Name中输入and2两输入与门,点击OK,工作区域出现两输入与门图形符号,如图输入and2这个路径下的元件:各种门、输入和输出、电源和地等等基本元件。同样方式输入input端符号,点击OK,工作区域出现input端图形符号,如图同样方式输入output端符号,点击OK,工作区域出现output端图形符号,如图。连接各元器件并命名。在工作区域左边选择点击连线快捷键,当鼠标位于一个图形符号引脚上或图形模块边沿时连线工具变为十字形,移动鼠标选择开始点,按住左键拖动鼠标到终止点放开,线路连接完成。可以对input输入端符号名、output输出端符号名进行修改重新命名,方法是双击input输入端符号名出现以下信息界面,如图。双击把Pin-name修改成a,点击确定。同样修改其它输入、输出端名。保存文件。名称修改完成后,就可以保存,如下图。注意:保存的图形文件名与工程名要一致。3.编译工程。保存完成后,就可以对图形文件进行编译。其方法点击选中Processing→StartCompilation确认后开始编译,如图编译成功后,出现以下页面。点击确定。下一步可以进行时序仿真和功能仿真,也可跳过。4.引脚分配。方法是点击选中Assignment→Pins,如图:出现以下信息界面,如下图。对输入、输出变量与目标器件的引脚进行依次绑定。双击此处在这里选择合适的引脚后,单击确认。对引脚分配后,在下载验证之前必须对绑定后配置文件重新编译。方法同(6),即点击选中Processing→StartCompilation开始编译,编译后生成可下载的“对象文件”。编译后,已经绑定好引脚的电路图如下图所示:5.下载验证。点击选中Tools→Programmer,并确认。根据实验台实际提供下载线电缆方式进行选择,在这里点击向下的箭头,选择USB-blaster(USB-0)显示当前采用的烧录设备,有ByteblasterMV(LPT1)、USB-blaster(USB-0)等选择,可选并口(打印机口)下载或USB下载模式,待具体连接情况而定。选择“Mode”模式,有JTAG和ActiveSerialProgramming、In-SocketProgramming、PassiveSerial四种模式,针对不同模式选择不同的下载文件。此处选中JTAG模式下载→其下载文件为*.sof。点击“Start”后,开始烧写,“Proc

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