第11章 IC工艺集成技术简介.ppt

Process Flow in a Wafer Fab 第五单元：集成技术简介 第十一章：基本技术(Ch15) 11.1. 隔离技术(Isolation) （介绍多种隔离技术） 11.1.1. PN结隔离（最早实现的隔离技术） (Junction-isolation, p401,) 1）原理：利用PN结反向特性实现元、器件单元间的电隔离。标准的PN结隔离工艺包括一次外延、二次扩散形成隔离岛。 2）基本工艺流程： 3）工艺中的几个考虑 衬底材料和外延层的电阻率(P.402~403) （结深和外延层的推进） 埋层扩散杂质源As、Sb 隔离扩散深度 厚的隔离扩散氧化 外延层的厚度（外延层反扩散、埋层反扩散和氧化消耗） 4）PN结隔离的优缺点 方法简单、容易实现； 隔离不理想，有漏电流（nA级、耐压几十伏） PN结电容寄生效应，导致各电容之间的耦合，因而不宜做高频器件。 横向扩散、耗尽区和隔离墙等，使晶体管的面积只占整个隔离岛的30~40%，集成度不高。 抗辐射能力差 5）改进方案： 对通隔离： 三次掩蔽隔离：无外延、横向晶体管 集电极扩散隔离： 其它：保护环隔离、基极扩散隔离、双外延隔离、自隔离等。 11.1.2.介质隔离(Oxide-isolation) 主要的方法是，反向外延二氧化硅介质隔离。 1）工艺流程(Fig. 15.14) 2）优缺点： 寄生电容小 击穿电压高、漏电流小 容易制造互补电路 抗辐射能力强 厚度均匀性不易精确控制 工艺复杂，成本高 隔离槽占用面积大（横向腐蚀） （使用不如PN结隔离广泛） 3）V型槽介质隔离 利用各向异性腐蚀剂对硅片进行腐蚀； V（100）V（111），（30倍）；对（100）面腐蚀，形成沿（111）面的V型槽；槽宽为光刻掩膜宽度。 11.1.3.PN结—介质混合隔离（等平面隔离） 利用氮化硅的掩蔽，进行局部氧化形成隔离。 1）工艺流程 2）特点： 芯片面积减小 寄生电容减小 表面平整，利于多层布线 工艺较复杂，长时间高温氧化使n+埋层反扩散严重。 3）V型槽氧化隔离（缺点？） 以上介绍的是双极型IC的隔离，MOS型IC的隔离要简单得多，因而集成度高。 11.1.4.局部氧化隔离(LOCOS) （基本标准技术）(pages 404~407) 1)工艺：Si3N4掩蔽下的局部氧化(高压氢氧合成或水汽氧化) 通常SiO2缓冲层厚20~60nm， Si3N4膜厚100~200nm，B离子场注入掺杂增强隔离效果。 2）在进一步缩小尺寸后，表现出的缺点： “鸟嘴”过长； 高剂量的场注入在高温氧化中的横向扩散严重； “鸟嘴”形状进一步改善； 非全平面化； 3）一些改善措施 多晶硅缓冲法（PBL） 浅沟槽隔离(Trench-isolation, 15.3) 其它。。。 浅(深)沟槽隔离(Trench-isolation, 15.3) 其它。。。 11.1.5.SOI技术 1)注氧隔离(SIMOX) 2）直接键合 11.2.平坦化工艺与多层内连线(15.10) 原因：高低起伏的介质膜使光刻聚焦产生困难，布线及多层布线的可靠性降低。因而，需要使生长的介质膜平坦化。(Fig. 15.33) 在第一层金属（Al）布线前，可采用前面介绍过的BPSG热熔流法（~900°C）。 金属间的介质膜生长一般应低于450 °C。 1）旋涂玻璃法（SOG） 2）化学机械抛光（CMP） 3）钨塞和高温合金铝 多层布线的目的：结构紧凑、RC延时小 (15.9 Multilevel Metallization) 11.3.阱结构 P阱、N阱、孪生阱、倒置阱 11.4.自对准工艺 由于沟道 尺寸的缩小，栅电极，源、漏电极和钝化层制作的套刻精度很难保证。自对准工艺解决了这一问题。自对准技术越来越多地用于ULSI制造。 最早和最广泛使用的是多晶硅栅自对准工艺 Al栅的困难 由于沟道 尺寸的缩小，栅电极，源、漏电极和钝化层制作的套刻精度很难保证。 Si栅自对准解决方案 习题：5分 写（绘）出Si栅MOS和Al栅MOS器件从衬底单晶片到金属化（布线）的工艺流程图，标出工序的名称（目的）。 前面已介绍了TiSi2工艺，通常与多晶硅栅自对准工艺联合使用。这样可以实现感应栅MOS结构、可读写MOS存储单元等。 11.5.浅结 采用浅结源、漏的主要原因是减小短沟道效应和提高隔离效果。 工艺： 1）离子注入：即使注入能量为10keV结深仍偏深。而能量低于10keV后，无法得到稳定的