计数器的vhdl设计..docVIP

实验名称： 计数器的VHDL设计 一、带高电平使能信号，低电平清零信号，低电平置数信号的十进制计数器的VHDL设计 1.实体框图 2.程序设计 ①编译前的程序 Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; Entity cnt10 is Port(clk,RST,SET,EN:in std_logic; CQ:out std_logic_vector(3 downto 0); Cout:out std_logic); End cnt10; Architecture one of cnt10 is Begin Process(clk,RST,SET,EN) Variable CQ1:std_logic_vector(3 downto 0); Begin if RST=0 Then CQ1:=(others=0); elsif clkevent and clk=1 then if SET=0 Then CQ1:=(others=1); elsif EN=1 Then if CQ19 Then CQ1:=CQ1+1; else