EDA与数字系统设计第2版李国丽等编著CH3ch3-3.pptVIP

第三章 Verilog HDL硬件描述语言 3.1 Verilog HDL概述 3.2 Verilog HDL语言要素 3.3 Verilog HDL基本语句 3.4 Verilog HDL门元件和结构描述 3.5 仿真验证 3.6 可综合性描述 3.7 设计实例 3.3 Verilog HDL基本语句 3.3.1 赋值语句(Assignments) 3.3.2 条件语句（Conditional statement） 3.3.3 循环语句 3.3.4 块语句（Block statements） 3.3.5 结构化语句（Structured procedures） 3.3.6 任务与函数 3.3 Verilog HDL基本语句 Verilog HDL可以用于仿真、综合的语句只是HDL语言的一个子集。不同的仿真器、综合器支持的HDL语句集不同。 Verilog HDL的语句包括： （1） 赋值语句Assignments 连续赋值语句（Continuous assignments） 过程赋值语句（Procedural assignments） （2） 条件语句（Conditional statement) if-else，case (3) 循环语句 for ，repeat，while，forever （4） 语句块语句（B