实验二终结报告.docx

PAGE PAGE 1实验二 组合逻辑电路的设计实验报告一、实验目的1、学习组合逻辑电路的分析方法和设计方法。2、初步学会分析实验现象，并且使用仪器查找、排除电路故障的方法。二、预习任务复习补码及如何利用补码实现减法运算。正数的补码就是其原码，在二进制前加符号位。负数的补码，按位取反再加一，负数在做和运算中是补码参与运算，其结果也是补码。利用补码实现减法运算，首先把两个数的补码进行和运算，结果中如果最高位是 0，那么其为正数，补码即原码；若为 1，则是负数，需要对补码的数值位取补，即按位取反加一， 得到最终的结果。根据实验任务要求完成电路设计，包括：（1）查阅元件盒中74HC系列芯片的门电路功能及其引脚图。【答】查阅元件盒中74HC系列芯片的门电路功能及其引脚图，整理如下：元件型号74HC14引脚图逻辑功能六路反相施密特触发器 PAGE PAGE 3（2）根据建议步骤，列出各模块电路的真值表和逻辑表达式。CI1（接收进位）A1BCI1（接收进位）A1B1Y1（结果）CO1（进位）0000000110010100110110010101011100111111根据真值表可以列出逻辑式：Y1 = CI′ A′ B1 + CI1A′ B′ + CI′ A1B′ + CI1A1B11 1 1 1 1 1CO1 = CI1A1 + A1B1 + CI1B1为了照顾面包板中的芯片型号，也为了让电路更加简便，可以将以上逻辑式化简为：Y1 = CI′ A′ B1 + CI1A′ B′ + CI′ A1B′ + CI1A1B1 = CI′ (A′ B1 + A1B′ ) + CI1(A1B1 + A′ B′ )1 1 1 1 1 1 1 1 1 1 1= CI′ (A1?B1) + CI1(A1?B1)’ = CI′ ?(A1?B1)1 1由于盒中的芯片中没有三引脚的或门芯片，因此CO1的表达方式：CO1 = ((CI1A1)′ ? (A1B1)′ ? (CI1B1)′)′这样便可以画出一位全加器的电路逻辑图：【模块 2】 2 位全加器电路逻辑图如下：考虑用门电路和 2 位全加器构成运算器，由于需要考虑的是加、减两种情况，那么应该再加一个选通端 K：当K = 0时，运算器输入原码，作加法运算；当K = 1时，输入补码，作减法运算。A为加数或被减数，始终以正数的形式出现，由于正数的补码与原码的形式相同，K直接输入全加器即可；在进行减法时，需要把?B转换为补码，即在B前添加一个符号位后转换为补码。由于负数的补码等于反码加一，因此，对B求反码之后，最后的“1”可用最低位全加器的CI输入。经过全加器后再对结果求补码即可得到实际运算结果的原码形式。在对B求反码时，由于K = 0时，全加器输入原码，K = 1时，全加器输入补码，对于B的每一位输入到全加器的值????，都应该有?????? = ??′???? + ????′ = ?? ⊕ ??????其中，????为给定的B的某位数字。设进行运算的两个 2 位二进制数为A(??1??0)和B(??1??0)，通过前级电路后输入到全加器的为A(??1??0)和Bb(??1??0)，2 位全加器的输出为CO、S1、S0。关于补码输出转回原码的问题，当输出符号位为负时，仍需要对数值位进行按位取反加一，且不需要考虑进位，通过列写如下的真值表我们可以发现S0 原 = S0，S1 原 = S1 ⊕ S0；S1S0S1原S0原011110101101而同时在输出为正（包括被减数大于减数以及加法运算）中，S0原 = S0，S1原 = S1，因此需要符号位来做选通处理，可以采用如下的三个与非门装置：23 输入原信号和符号位取反，24 输入异或信号和符号位，则当符号位为 1，即输出为负时，23 输出值为 1,则 25 的输出（即电路的最终输出信号）为 24 输出值取反，同时 24 输出值为异或信号取反，所以在这种情况（符号位为 1）时输出值为异或信号。在符号位为 0 时同理。至此，我们解决了减法电路中的全部问题，最终电路设计如下：????. ???? CO（第三位）????. ????Sgn（符号）K????????????在下面列出实现整个功能的真值表：被加数/被减数A1A0加数/ 减数B1B0K结果COSS1SS0SIGN00000000000000001000000010101001000011-100110021002010000101-201010031103011000111-3011110100001001001001100100110102010001011000000121003011001101-100110131104100001111-20101