EDA—VHDL的四位全加器.docVIP

EDA—VHDL的四位全加器设计 1 设计分析 全加器是能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号的加法电路。其真值表如表1所示： 表1 全加器真值表 输入 输出 a b cin s cout 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 0 1 1 0 1 1 0 1 0 1 1 1 1 1 1 根据真值表可得出下列表达式： 根据以上表达式，可以用数据流方式设计出1位全加器。要设计的是4位全加器，这里采用串行进位来设计。先设计4个1位的全加器，然后将低位的进位输出与高位的进位输入相连，将要进行加法运算的两个4位数的每一位分别作为每一个1位全加器的输入，进行加法运算，所有的1位全加器的输出组成一个4位数，即输入的两个4位数之和，最高位的全加器产生的进位输出即两个4位数求和的进位输出。 4位全加器的原理图如图1所示： a(0)b(0) a(0) b(0) s(0) cin a(1) b(1) s(1) a(2) b(2) s(2) a(3) b(3) s(3) cout cout cout cout cin cin cin 0 根据图1所示，可以采用结构化描述方式设计4位全加器。 2 程序设计 设计的程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;