超前进位加法器设计 - 会议文章.docx

后，高4位加法器把C4作为初始进位，使用低4位加法器相同的方通过补码相加来实现）。加法器又分半加器和全加器，不考虑低位的件以及如何联机操作有了更深的了解。同时在也了解了在做任何事p+pp…ppC件使用也就越多。事实上我们可以继续推导进位的

后，高4位加法器把C4作为初始进位，使用低4位加法器相同的方

通过补码相加来实现）。加法器又分半加器和全加器，不考虑低位的

件以及如何联机操作有了更深的了解。同时在也了解了在做任何事

p+pp…ppC件使用也就越多。事实上我们可以继续推导进位的

C=AB+AC+BC=AB+(A+B)C

设

=g+p(g+pC)

iii-1i-1i-1

=g+p(g+p(g+pC))

iii-1i-1i-2i-2i-2

由于gi、pi只和、有关，这样=1就只和、、…、，、Bi-1、…、B0及C0有关。所以各位的进位、Ci-1…、C1就可以并行产生，这种进位就叫超前进位。

根据上面的推导，随着加法器位数的增加，越是高位的进位逻辑电路就会越复杂，逻辑器

实验课程：计算机组成原理

实验题目：超前进位加法器设计

实验日期：2011年10月25日

专业：计算机科学与技术年级：09级班级:04班姓名：涂小康学号：2009180414

一．实验目的

（1）掌握超前进位加法器的原理及其设计方法。

（2）熟悉CPLD应用设计及EMA软件的使用。

二．实验内容

（1）设计电路原理图.

（2）了解加法器的工作原理，掌握超前进位产生电路的设计方法.

（3）正确将电路原理图下载到试验箱中.

（4）正确通过实验箱连线实现4位二进制数的相加并得到正确结果

三.实验原理

加法器是执行二进制加法运算的逻辑部件，也是CPU运算器的基本逻辑部件（减法可以通过补码相加来实现）。加法器又分半加器和全加器，不考虑低位的进位，只考虑两个二进制数相加，得到和以及向高位进位的加法器叫半加器，而全加器是在半加器的基础上又考虑了低位进来的进位信号。

串行加法器运算速度慢，其根本原因是每一位的结果就要依赖于低位的进位，因而可以通过并行进位的方式来提高效率。只要能设计出专门的电路，使得每一位的进位能够并行地产生而与低位的运算情况无关，就能解决这个问题。可以对加法器进位的逻辑表达式做进一步的推导：

C=0

o

i+1iiiiiiiiiii

G=AB

iii

P=A+B

则有：ii

则有：

i

i+1iiiC

i+1iii

…

iii-1ii-1i-2ii-110ii-1100=g+p

iii-1ii-1i-2ii-110ii-1100

加法运算的逻辑部件，也是CPU运算器的基本逻辑部件（减法可以=A+BiiiC=g+pC…=g+pg+ppg+…+pp…p半加器，而全加器是在半加器的基础上又考虑了低位进来的进位信号逻辑表达式，使得某些基本逻辑单元能够复用，且能照顾到进位位的jP=pp

加法运算的逻辑部件，也是CPU运算器的基本逻辑部件（减法可以

=A+BiiiC=g+pC…=g+pg+ppg+…+pp…p

半加器，而全加器是在半加器的基础上又考虑了低位进来的进位信号

逻辑表达式，使得某些基本逻辑单元能够复用，且能照顾到进位位的

j

P=pp…pp

i,jii-1j+1j

i,ji

P=p

i,ji

i,jiii-1ii-1i-2ii-1j+1j定义：

i,jiii-1ii-1i-2ii-1j+1j

则有

G=g

G=G+PG

i,ji,ki,kk-1,j

P=PP

i,ji,kk-1,j

C=G+PC

从而可以得到表i+1i,ji,j

从而可以得到表

1-1-2所示的算法，该算法为超前进位算法的扩展的算法，这里实现的是

8位加法器的算法。

G

G