第7章宏模块与IP应用.pptVIP

7.1 宏功能模块概述 7.1 宏功能模块概述 7.2 宏模块应用实例 7.3 在系统存储器数据读写编辑器应用 7.4 编辑SignalTapII的触发信号 7.5 其它存储器模块的定制与应用 7.6 流水线乘法累加器的混合输入设计 设计方案见[图7.6.1] 7.6流水线乘法累加器的混合输入设计 7.6流水线乘法累加器的混合输入设计 7.7 LPM嵌入式锁相环调用 7.7 LPM嵌入式锁相环调用 7.7 LPM嵌入式锁相环调用 7.8 IP核NCO数控振荡器使用方法（略） 7.9 8051单片机IP核应用电路示例 1 Nios II软核处理器简介 2 片上系统开发流程 3 片上系统设计 4.系统软件设计 Nios II （CPU） ：通用的RISC结构的软核处理器。 包括三种核心：快速型内核（Nios II/f）、 经济型内核（Nios II/e） 标准型内核（Nios II/s） 三种内核都具有：32位处理器单元，32位地址和数据总线， 32位的通用寄存器、32个外部中断源。 根据系统需要可以选择不同的类型，既满足系统的性能又降 低了系统的成本。 ■ 下面实验课课时安排 输出文件.bsf ： Block Editor中使用的宏功能模块的符号（元件）。 输出文件.cmp ： 组件申明文件。 输出文件.inc ： 宏功能模块包装文件中模块的AHDL包含文件。 输出文件.tdf ： 要在AHDL设计中实例化的宏功能模块包装文件。 输出文件.vhd ： 要在VHDL设计中实例化的宏功能模块包装文件。 输出文件.v ： 要在VerilogHDL设计中实例化的宏功能模块包装文件。 输出文件_bb.v ：VerilogHDL设计所用宏功能模块包装文件中模块的空体或 black-box申明，用于在使用EDA 综合工具时指定端口方向。 输出文件_inst.tdf ： 宏功能模块包装文件中子设计的AHDL例化示例。 输出文件_inst.vhd ： 宏功能模块包装文件中实体的VHDL例化示例。 输出文件_inst.v ： 宏功能模块包装文件中模块的VerilogHDL例化示例。 7.6流水线乘法累加器的混合输入设计 7.7.1 建立嵌入式锁相环元件 ■ 选择c0的输出频率为200MHz 7.7.2 测试锁相环 7.7 LPM嵌入式锁相环调用 ■ PLL元件的仿真波形 7.7.2 测试锁相环 …; ENTITY DDS_VHDL IS PORT ( CLKK : IN STD_LOGIC; --此时钟进入锁相环 clk: IN STD_LOGIC FWORD : IN STD_LOGIC_VECTOR(7 DOWNTO 0); …; ARCHITECTURE one OF DDS_VHDL IS COMPONENT PLLU --调入PLL声明 PORT ( inclk0 : IN STD_LOGIC := 0; c0 : OUT STD_LOGIC ); END COMPONENT; COMPONENT REG32B …; BEGIN …; u6 : SIN_ROM PORT MAP( address=D32B(31 DOWNTO 22), q=POUT, inclock=CLK ); -- ROM 例化； u7 : PLLU PORT MAP( inclk0= CLKK,c0=CLK);--锁相环例化； END; ● 单频率输出应用PLL的示例： 第 7 章 宏功能模块与IP应用 安装NCO核框 第 7 章 宏功能模块与IP应用 7.9 8051单片机IP核应用 单片机I/O口设置成双向口的电路框 7.9 8051单片机IP核应用 设置FPGA的总线口输出为上拉框 7.9 8051单片机IP核应用 LPM_ROM初始化文件路径框 7.9 8051单片机IP核应用 TEST1.asm汇编程序 7.9 8051单片机IP核应用 下载汇编程序HEX代码框 附加内容---了解 7.10 Nios II片上系统设计 1. Nios