FPGA实现FIR滤波器的方法.docVIP

FIR滤波器的FPGA实现方法FIR 滤波器 FPGA FFT 在数字信号处理系统中，有限脉冲响应(finite impulse response，FIR)数字滤波器是一个非常重要的基本单元。近年来，由于FPGA具有高速度、高集成度和高可靠性的特点而得到快速发展。随着现代数字通信系统对于高精度、高处理速度的需求，越来越多的研究转向采用FPGA来实现FIR滤波器。而对于FIR滤波器要充分考虑其资源与运行速度的合理优化，各种不同的FIR滤波结构各具优缺点，在了解各种结构优缺点后才能更好地选择合适结构来实现FIR滤波。 　　1 FIR数字滤波器 　　FIR数字滤波器由有限个采样值组成，设计中在满足幅值特性时，还能保证精确、严格的相位特性，因此在信号处理等领域得到广泛的应用。 　　对于FIR滤波器，其输出y(n)表示为如下形式： 　　式中：N为滤波器的阶数(或抽头数)；x(i)表示第i时刻的输入样本；h(i)为FIR滤波器的第i级抽头系数。 　　由于FIR滤波器的冲击响应为一个有限序列，其系统函数可表示为： 　　FIR滤波器的基本结构如图1所示。FIR滤波器只在原点处存在极点，所以这使得FIR滤波器具有全局稳定性。同时FIR滤波器满足线性相位条件，其冲击响应序列为实数且满足奇对称或偶对称条件，即： ? 　　2 实现方法 　　运用FPGA来实现FIR数字滤波器的结构多种多样，但是主要有以下几类：串行结构、并行结构、转置型结构、基于FFT算法结构、分布式结构。其他类型的FIR滤波器结构都可以由以上几种结构衍生而来。 　　2．1 串行结构 　　由表达式(1)可知，FIR滤波器实质是做一个乘累加运算，其滤波器的阶数决定了一次乘累加的次数，其串行结构如图2所示。 　　串行结构的FIR滤波器结构简单，硬件资源占用少，只需要复用1个乘法器和1个加法器，所以成本较低。但是，这种结构的FIR滤波器要经过多个时钟周期才有输出，同时，内部时钟周期还受到乘法器运算速度的影响，所以该结构的FIR滤波器处理速度慢，只适用于滤波阶数较低且处理速度要求低的系统。 　　2．2 并行结构 　　将串行结构的FIR滤波器展开就可以得到并行结构的FIR滤波器，并行FIR滤波器结构又称作直接型FIR滤波器结构，这种结构是直接根据图1的滤波器结构，用多个乘法器和加法器并行实现。通常考虑到其滤波器系数的对称性，先对输入值进行加法运算，再进行乘法运算，最后累加输出，以此来减少乘法器的个数，其结构如图3所示。 　　并行结构的FIR滤波器在1个周期内可以完成1次滤波，运行速度快，虽然利用滤波系数对称性，但仍要占用大量的乘法器和加法器，特别对于滤波阶数高的滤波器，其资源占用较多，如对于256阶的滤波器，其需要128个乘法器来实现。为提高滤波器速度，常引入流水线结构，即在每次加法或者乘法运算后加入1个寄存器存储数据，使得滤波器可以运行在更高的频率上。 　　2．3 转置型结构 　　根据转置定理，如果将网络中所有的支路方向倒转，并将输入x(n)和输出y(n)相互交换，则其系统函数H(z)不变。通过转置定理，将并行结构的FIR滤波器变换就可以得到转置型FIR滤波器，其结构如图4所示。 　　基于并行结构的转置型FIR滤波器实现了数据的并行输入，在1个周期内就能完成1次滤波，并且各级结构相同，在每个阶段都可以读出数据，可以对滤波阶数进行扩展或者缩减，实现任意阶数的滤波器。但是由于基于的是并行结构，便有着并行结构的一些缺点，主要是对于高阶的滤波器，其资源占用量是巨大的，设计成本高。虽然这样，转置型FIR滤波器仍是应用广泛的一种滤波器。 　　2．4 基于FFT的结构 　　应用快速傅里叶变换(fast fourier transform，FFT)实现FIR滤波器是一种快速实现滤波算法的重要途径。由式(1)可知，FIR滤波器的输出y(n)是输入x(n)与系统冲击响应序列h(n)的卷积，应用FFT可以快速实现卷积变换。如图5所示，先将输入信号x(n)通过FFT变换为它的频谱采样值X(k)，然后再与FIR滤波器的频响采样值H(k)相乘，H(k)可事先存放在存储器中，最后再将乘积X(k)H(k)通过快速傅里叶反变换(IF-FT)还原为时域序列，即得到输出y(n)。 　　为实现FFT，根据两有限长序列的线性卷积可用其循环卷积代替而不发生混叠，必须选择循环卷积长度N≥N1+N2-1，即将x(n)和h(n)补零至长度为N的序列，即： 　　在基于FFT的FIR滤波器结构中，求X(k)，H(k)以及反傅里叶变换y(n)需要的乘法次数均为N／2log2N，而计算X(k)H(k)需要N次乘法，所以基于FFT的总乘法次数为mf=3／2Nlog2N+N。由于h(n)满足式(3)条件，所以直接卷积所需的乘法次数为md=1／2N1N2