用verilog hdl 进行可综合rtl 设计概论.pdfVIP

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2017-09-14 发布于山东
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用verilog hdl 进行可综合rtl 设计概论.pdf

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微处理机第 3期 MICROPROCESS0RS 2009年6月用 VerilogHDL进行可综合 RTL设计概述牛英山，孙佳佳 (中国电子科技集团公司第四十七研究所，沈阳110032) 摘：VerilogHDL是一种很流行的硬件描述语言，不仅用于可综合RTL描述，包括组合逻辑描述和时序逻辑描述，还可用于层次化设计，广泛应用于集成电路设计领域。在使用过程中，为了约束RTL设计工程师的行为，还行成了RTL代码风格。关键词：硬件描述语言；可综合；代码风格中图分类-~-：TN4 文献标识码：A 文章编号：1002—2279(2009)03—0012—02 TheSummaryofDoingSynthesizableByUsingDesignCompiler NIUYing—shan，SUNJia-jia (The47thResearchInstituteofChinaElectronicsTechnologyGroupCorporation，Shenyang110032，China) Abstract：VerilogHDL isonekindofverypopularhardwaredescription languageswhichmaybe ， usedtomakesynthesizableRTL description，and alsohierarchicaldesigns SO itiswidelyused in ， integratedcircuitsdesignfields．Duringtheusage，RTLcodingstyleisformedtoconstrainhtebehaviorof RTLdesignengineers． Keywords：Hardwaredescriptionlanugage；Synthesizable；Codingstyle 1 前言由于 VerilogHDL硬件描述语言语法灵活、易 inll _outl 懂，非常接近 c语言的风格，所以逐渐成为集成电路设计领域中最为流行的设计语言。正是由于硬件 dk- 描述语言的出现，才使得大规模、超大规模、特大规 in2_．． j ．．l 。＼竺型c／。out2 模、甚至千7YI-J级的系统级 SOC设计成为可能。 2 可综合RTL描述图 1 RTL级建模 VerilogHDL硬件描述语言既可以用于行为级可综合的RTL级建模要求用来描述组合逻辑建模，又可以用于RTL级建模，还可以用于可综合和时序逻辑的语句必须是逻辑综合工具可以识别的RTL级建模。设计工程师可以根据自己的需要的。因此掌握少量的语法和语句就可以进行可综合来选择不同的建模方式。在项目初期，设计工程师的RTL级建模。应该选择行为级建模来构建目标系统。随着设