2014年DSD10b01.pptVIP

主讲教师：唐 宁 E-mail：ningt@gliet.edu.cn 实验教师：赵中华 辅导教师：吴绍启 教 材：夏宇闻． Verilog数字系统设计教程（第三版），北京：北京航空航天大学出版社，2013。 参 考 书：Donald E.Thomas Philip R.Moorby 著，刘明业译．硬件描述语言Verilog（第四版） ，北京：清华大学出版社，2001。 学 分：3.5学分，理论：40学时，实验：16学时。 成绩评定：期末：65％，实验：25％，平时：10％。 第一章 绪论 一、数字系统 用数字来“处理”信息以实现计算和操作的电子网络。 数字系统中所用的数字是来自于特别的数制系统——只有两个可能的值：0，1。此特征定义了二进制或基-2的数制系统，数字的本身( 0和1 )称为( b i t s )比特，简称为“二进制数字”。 数字系统须完成的任务： 1. 将现实世界的信息转换成数字网络可以理解的二进制“语言”。 2. 仅用数字0和1完成所要求的计算和操作。 3. 将处理的结果以我们可以理解的方式返回给现实世界。 二、复杂的数字逻辑系统 嵌入式微处理机系统 数字信号处理系统 高速并行计算逻辑 高速通信协议电路 高速编码/解码、加密/解密电路 复杂的多功能智能接口 门逻辑总数超过几万门达到几百甚至达几千 万门的数字系统 三、为什么要设计复杂的数字逻辑系统？ 对嵌入式系统的性能要求越来越高 - 通用的微处理机不能满足要求 - 硬件结构是提高系统总体性能的关键 - 软件只能提高系统的灵活性能 - 军用系统的实时、高可靠、低功耗要求 - 系统的功能专一，但对其各种性能要求极高 - 降低系统的设计和制造成本 四、怎样设计复杂的数字系统？ 1、传统的设计方法： - 查用器件手册； - 选用合适的微处理器和电路芯片； - 设计面包板和线路板； - 调试； - 定型； - 设计复杂的系统（几十万门以上）极其困难。 ——自下而上的设计方法（Bottom-up），采用通用的元器件；后期进行仿真，浪费大，设计周期长；主要设计文件是电路原理图，可读性差，文件量大。 2、现代的设计方法： - 选用合适的 EDA仿真工具； - 选用合适电路图输入和HDL编辑工具； - 逐个编写可综合HDL模块； - 逐个编写HDL测试模块； - 逐个做Verilog HDL 电路逻辑访真； - 编写Verilog HDL总测试模块； - 做系统电路逻辑总仿真； - 选用合适的基本逻辑元件库和宏库 - 租用或购买必要的IP核； - 选用合适的综合器； - 进行综合得到门级电路结构； - 布局布线，得到时延文件； - 后仿真； - 定型， FPGA编码或ASIC投片 数字信号处理系统 ——往往需要进行复杂的数学运算和数据处理，并且有实时响应的要求。通常由高速专用数字逻辑系统或专用数字信号处理器构成。常包括高速数据通道接口和高速算法电路两部分。 （电路相当复杂） 非实时系统：信号处理的工作是可以事后进行。 通用的计算机和利用通用计算机改装的设备，主要工作量是编写 “C” 程序。输入/输出数据大多为文本 。 实时系统：信号处理的工作必须在规定的很短的时间内完成。 信号处理专用的微处理器为核心的设备，主要工作量是编写汇编程序。输入/输出数据大多为数据流，直接用于控制 。 实时系统实现中存在的技术难点和解决办法: 算法问题。——研究并行快速算法。 电路实现问题： 如果由最快的信号处理专用的微处理器为核心的设备也来不及处理如此大量的数据怎么办呢？ ——设计并研制具有并行结构的数字和计算逻辑结构和相应的接口逻辑。 电路实现的两个方向： FPGA 专用集成电路（ASIC） 其设计方法： Verilog HDL 建模、仿真、综合和全面验证。 五、Top-Down 设计思想 ——自上而下的设计方法（ Top-Down ） 早期仿真，提高了资源利用率，设计周期短 行为级仿真 RTL级仿真 门级仿真 降低设计难度 主要设计文件是程序，可读性好，文件量小，可移植性好 自上至下设计系统硬件过程 用EDA设计数字系统的流程 六、为什么要用硬件描述语言来设计？ 硬件描述语言 (HDL- Hardware Description Language） ——是一种用形式化方法来描述数字电路和系统的语言。即描述电路硬件及时序 电路的逻辑功能容易理解； 便于计算机对逻辑进行分析处理； 把逻辑设计与具体电路的实现分成两个独立 的阶段来操作； 逻辑设