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EDA技术与VHDL 第3章 VHDL 基础 硬件描述语言 常用硬件描述语言有VHDL、Verilog和AHDL语 言，VHDL起源于美国国防部的VHSIC；Verilog起源 于集成电路的设计；AHDL 是Altera公司根据自己公 司生产的MAX系列器件和FLEX系列器件的特点专门 设计的一套完整的硬件描述语言。 VHDL VHDL是超高速集成电路硬件描述语言（Very-High- Speed Integrated Circuit Hardware Description Language）的缩写。 VHDL作为IEEE标准的硬件描述语 言和EDA的重要组成部分，经过二十几年的发展、应用和完 善，以其强大的系统描述能力、规范的程序设计结构、灵活 的语言表达风格和多层次的仿真测试手段，在电子设计领域 受到了普遍的认同和广泛的接受，成为现代EDA领域的首选 硬件设计语言。专家认为，在新世纪中，VHDL与Verilog 语言将承担起几乎全部的数字系统设计任务。 用VHDL实现数字电路设计的过程 Verilog HDL Verilog HDL也是目前应用最为广泛的硬件描述语言， 并被IEEE采纳为IEEE#1064-1995标准。Verilog HDL 可以用来进行各种层次的逻辑设计，也可以进行数字系统的 逻辑综合、仿真验证和时序分析。Verilog HDL适合算法 （Algorithm）、寄存器传输级（RTL）逻辑级 （Logic）、门级（Gate）和版图级（Layout）等各个层 次的电路设计和描述。 Verilog HDL 采用Verilog HDL进行电路设计的最大优点是其与工艺无 关性，这使得设计者在进行电路设计时可以不必过多考虑工艺 实现的具体细节，只需要根据系统设计的要求施加不同的约束 条件，即可设计出实际电路。实际上，利用计算机的强大功 能，在EDA工具的支持下，把逻辑验证与具体工艺库相匹配， 将布线及延迟计算分成不同的阶段来实现，从而减少了设计者 的繁重劳动。 3.1 VHDL 基本语法 3.1 VHDL 基本语法 3.1 VHDL 基本语法 3.1 VHDL 基本语法 3.1 VHDL 基本语法 3.1 VHDL 基本语法 3.1 VHDL 基本语法 3.1 VHDL 基本语法 3.1 VHDL 基本语法 3.1 VHDL 基本语法 3.1 VHDL 基本语法 3.1 习题解答 3-1解: VHDL语句结构与语法小节 实体：以ENTITY. . .END ENTITY e_name描述器件的端口特性。 结构体：以ARCHITECTURE ... END ARCHITECTURE 给出器件的逻 辑功能和行为。 端口定义：以PORT()语句定义器件端口及其数据类型。 端口模式：IN、OUT、INOUT、BUFFER描述端口数据的流向特征。 数据类型：数据对象承载数据的类别：INTEGER、BOOLEAN、 STD_LOGIC、BIT、STD_LOGIC_VECTOR。 信号赋值符：“=”，用于信号数据传输，仿真传输延时最短为一个δ。 条件比较符：“=”，在条件语句表式中用于比较待测数据的关系。 δ延时：模拟器最小分辨时间δ，或称延时δ。 逻辑操作符：AND、OR、NOT、NAND、XOR、XNOR。 IF条件语句：IF_THEN_ELSE语句作为顺序语句。 并行条件语句：WHEN_ELSE条件信号赋值语句。 进程语句：以PROCESS ...END PROCESS引导的语句结构。 顺序语句：由进程语句引导的，以顺序方式执行的语句。 并行语句：在结构体中以并行方式执行的语句。 文件取名：建议文件名与VHDL设计的实体名一致，后缀是.vhd。 时序电路 时序逻辑电路简称时序电路 　　时序电路，它是由最基本的逻辑门电路加上反馈逻辑回路（输出到输入）或器件组合而成的电路，与组合电路最本质的区别在于时序电路具有记忆功能。时序电路的特点是：输出不仅取决于当时的输入值，而且还与电路过去的状态有关。它类似于含储能元件的电感或电容的电路，如触发器、锁存器、计数器、移位寄存器、储存器等电路都是时序电路的典型器件。 　　时序逻辑电路的状态是由存储电路来记忆和表示的。 3.2 时序电路描述 3.2 时序电路描述 3.2 时序电路描述 3.2 时序电路描述 3.2 时序电路描述 3.2 时序电路描述 3.2 时序电路描述 比较用5种不同语句的D触发器VHDL程序 3.2 时序电路描述 3.2 时序电路描述 3.2 时序电路描述 3.2 时序电路描述 3.2 时序电路描述 3.3 全加器的V