第五章 典型电路设计.pptVIP

（1） 分析设计要求，列出全部可能状态: 未收到一个有效位（0）　 ：S0 收到一个有效位（1） ：S1 连续收到两个有效位（11） ：S2 连续收到三个有效位（110） ：S3  连续收到四个有效位（1101） ：S4 （2） 状态转移图: 画出状态转移图: ③ 状态转移图: 第 12 讲 有限状态机的设计 教 学 目 的 认识状态机及其特点 学习状态转移图的画法 掌握摩尔（MOORE）型状态机的VHDL设计法 掌握米勒（MEALY）型状态机的VHDL设计法 5.2 有限状态机的设计 5.2.1 什么是状态机 有限状态机(简称状态机)相当于一个控制器，它将一项功能的完成分解为若干步，每一步对应于二进制的一个状态，通过预先设计的顺序在各状态之间进行转换，状态转换的过程就是实现逻辑功能的过程。 5.2.2 为什么使用状态机 有限状态机克服了纯硬件数字系统顺序方式控制不灵活的缺点。 状态机的结构模式相对简单。 状态机容易构成性能良好的同步时序逻辑模块。 状态机的VHDL表述丰富多样。 在高速运算和控制方面，状态机更有其巨大的优势。 就可靠性而言，状态机的优势也是十分明显的。 5.2.3 状态机分类 根据输出信号产生的机理不同，状态机可以分成两类： 摩尔(Moore)型状态机--输出信号仅和状态有关 米勒(Mealy)型状态机--输出信号和状态与输入信号有关 5.2.4 Moore型状态机设计方法 摩尔型状态机的典型结构 More型状态机输出仅和存储电路的状态有关，与外部输入无关，即: 外部输出是内部状态的函数。 状态转移图描述方式： Si/ZOi Data_INi 例：设计一个序列检测器。要求检测器连续收到串行码{1101}后，输出检测标志1，否则输出0。 状态机设计步骤： ① 分析设计要求，列出全部可能状态； ② 画出状态转移图； ③ 用VHDL语言描述状态机。 1101 S0/0 S1/0 S2/0 S4/1 S3/0 1 1 0 1 0 1 0 1 0 0 Si/ZOi Data_INi （3）用VHDL语言描述状态机 定义状态机— 枚举类型 状态转换描述 输出信号描述 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY moore IS PORT（ clk, data：IN STD_LOGIC; zo :OUT STD_LOGIC); END moore; 实体设计 ARCHITECTURE a OF moore IS TYPE STATE IS (S0,S1,S2,S3,S4); SIGNAL pstate :STATE; BEGIN PROCESS(clk) BEGIN IF (clk’EVENT AND clk=‘1’) THEN CASE pstate is WHEN S0= IF data=‘1’ THEN pstate=S1; ELSE pstate=S0; END IF; WHEN S1= IF data=‘1’ THEN pstate=S2; ELSE pstate=S0; END IF; WHEN S2= IF data=‘0’ THEN pstate=S3; ELSE pstate=S2; END IF; WHEN S3= IF data=‘1’ THEN pstate=S4; ELSE pstate=S0; END IF; WHEN S4= IF data=‘1’ THEN pstate=S1; ELSE pstate=S0; END IF; END CASE; END IF; END PROCESS; zo=‘1’ WHEN pstate=s4 ELSE ‘0’; END a; 定义状态机 输出信号描述 状态转移描述 仿 真 波 形 练习：位于十字路口的交通灯，在A方向和B方向各有红、黄、绿三盏灯，每10秒变换一次。变换顺序如下表： 绿 红 黄 红 红 黄 红 绿 B方向 A方向 * 第五章 典型电路设计 5.1 数字系统的设计方法 5.2 有限状态机的设计 5.1.1 数字系统的组成 数字系统分为两个部分——数字处理器和控制