VHDL移位相加8位硬件乘法器电路设计.docVIP

南昌航空大学实验报告 课程名称：EDA技术实验 实验名称：移位相加8位硬件乘法器电路设计 学号： 姓名： 指导教师评定：__________________ 签名： 实验目的： 学习移位相加8位硬件乘法器电路设计； 进一步提高学生应用EDA技术进行项目设计的能力。 实验原理 纯组合逻辑结构构成的乘法器虽然工作速度比较快，但过于占用硬件资源，难以实现宽位乘法器；基于PLD器件外接ROM九九表的乘法器则无法构成单片系统，也不实用。本实验由8位加法器构成的以时序逻辑方式设计锝位乘法器，具有一定的实用价值。其原理是：乘法通过逐位相加原理来实现，从被乘数的最低位开始，若为1，则乘数左移后与上一次的和相加；若为0，左移后以全0相加，直至被乘数的最高位。 实验内容 打开Q 软件，新建VHDL程序输入文件，用VHDL语言设计乘法器的各个模块： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY SREG8B IS PORT ( CLK : IN STD_LOGIC; LOAD : IN STD_LOGIC; DIN : IN STD_