3.5 同步时序逻辑设计.pptVIP

3.5 同步时序逻辑设计 * 3.5.1 设计步骤 （1）根据设计要求建立原始状态表（或原始状态图）。 （2）状态化简。（等价状态、等价状态的合并） （3）状态编码。（确定触发器数目；状态编码；画编码后的状态图） （4）选择触发器，求状态方程（或列出激励及 输出函数真值表）， 进而求出激励函数和输出函数表达式，完成组合逻辑 部分设计。 （5）画逻辑电路图。 （6）检查所设计的电路能否自启动。 [例7] 用与非门和JK触发器设计一个同步时序电路，以检测 输入的信号序列是否为连续的“110”。 根据命题要求,电路应具有一个输入变量，记为x，它是一个二进制序列；一个输出变量，记为Z，用它来检测输入x是否为连续的“110”序列。即： 当输入序列 x为 ： 1 1 0 则输出序列Z 为： 0 0 1 令该逻辑电路的初态为 a ，根据题意可列出在不同 x 序列输入下电路状态的变化规律及输出 Z 值，如下： 解：1）建立原始状态表 a b c d e f g 1/0 0/0 1/0 0/0 1/0 0/0 g f e d 0/0 1/0 0/1 1/0 g f e d 1/0 0/0 0/0 1/0 x/Z 不同输入序列下 状态变化规律 初始状态 b b c b b b c b c a b b c b g c g b x/Z 1/0 0/0 1/0 0/0 1/0 0/0 0/1 1/0 a b b c b g c g b c b g b c b 0/0 x/Z 1/0 0/0 1/0 0/0 1/0 0/0 1/0 0/0 1/0 0/1 1/0 0/0 1/0 c ∕0 c∕0 g∕0 g∕0 b∕0 b ∕0 b∕0 b ∕1 a b c g x=1 x=0 NS∕Z PS 原始状态表 c ∕0 c∕0 g∕0 g∕0 b∕0 b ∕0 b∕0 b ∕1 a b c g x=1 x=0 NS∕Z PS 原始状态表 2）状态化简 对状态表进行分析可知，状态 a 和 b 可视为一个状态（即等价状态），因此可以进行合并。若将上述各状态记为： S1={a，b}，S2={c}， S3={g} 则得简化状态表和状态图如右： S2∕0 S3∕0 S3∕0 S1∕0 S1∕0 S1∕1 S1 S2 S3 x=1 x=0 NS∕Z PS 简化状态表 S1 S2 S3 0/0 1/0 0/0 1/0 1/0 x/Z 0/1 简化状态图 （1）确定触发器数目：若要M个状态组合（即电路的状态数），所需触发器数目n 应满足： 2n－1＜ M ≤ 2n （ n 即二进制编码的位数）。因该例化简后的状态只有3个，故需两个触发器。 （2）进行状态分配（状态编码）：已知触发器状态 Q2、Q1 的编码有00、01、10、11 四种。现选取00、10、 11分别表示 S1、S2、S3 （ 也可以用其它组合表示3个状态），从而使原始状态表转换为状态转移表（编码状态表）。 （3）画编码后的状态图。如下： 3）状态编码 状态编码又称状态分配，即对所确定的状态指定二进制代码。 状态编码分两步进行： 00 10 11 0/0 1/0 0/0 1/0 1/0 x/Z 0/1 状态转移图 11∕0 11∕0 × 10∕0 00∕0 00∕1 × 00∕0 Q2nQ1n x 00 01 11 10 0 1 4）选择触发器，求状态方程 电路次态及输出函数卡诺图如下： 这里选JK触发器 ，求出激励函数和输出函数表达式，完成组合逻辑部分设计。 10∕0 11∕0 11∕0 00∕0 00∕0 00∕1 00 10 11 x=1 x=0 NS∕Z PS 状态转移表 若选择D触发器 ，其次态及输出函数 真值表（见教材P.87表3.17）。 11∕0 11∕0 × 10∕0 00∕0 00∕1 × 00∕0 Q2nQ1n x 00 01 11 10 0 1 电路次态及输出函数卡诺图 0 0 × 0 0 1 × 0 Q2nQ1n x 00 01 11 10 0 1 输出函数Z 的卡诺图 Z ＝ x Q1n 1 1 × 0 0 0 × 0 Q2nQ1n x 00 01 11 10 0 1 次态 Q1n+1 的卡诺图 Q1n+1 ＝x Q2n J1= x Q2n K1= x Q2n 1 1 × 1 0 0 × 0 Q2nQ1n x 00 01