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八位十六进制频率计设计 摘要 频率计又称为频率计数器，是一种专门对被测信号频率进行测量的电子测量仪器可用来测量频率、时间、周期、计数。频率计主要由四个构成：、显示以及控制。对各个部分的设计思路、对各部分电路设计方案的选择、元器件的筛选、以及对它们的调试、对调试结果的分析，最后得到实验结果的方方面面用VHDL设计电路系统，可以把任何复杂的电路系统视为一个模块，对应一个设计实体。在VHDL层次化设计中，它所设计的模块既可以是顶层实体，又可以是较低层实体，但对不同层次模块应选择不同的描述方法。在系统的底层设计中，采用VHDL进行描述，由于其对系统很强的行为描述能力，可以不必使系统层层细化，从而避开具体的器件结构，从逻辑行为上直接对模块进行描述和设计，之后，EDA软件中的VHDL综合器将自动将程序综合成为具体FPGA／CPLD等目标芯片的网表文件，无疑可使设计大为简化。 能形式化地抽象表示电路的行为和结构；2. 支持逻辑设计中层次与范围地描述；3. 可借用高级语言地精巧结构来简化电路行为和结构；具有电路仿真与验证机制以保证设计的正确性；4. 支持电路描述由高层到低层的综合转；5. 硬件描述和实现工艺无关； 6. 便于文档管7. 易于理解和设计重用设计频率的关键是设计一个测频率控制信号发生器，产生测量频率的控制时序。控制时钟信号clk取为1Hz，2分频后即可查声一个脉宽为1秒的时钟-en，一此作为计数闸门信号。当-en为高电平时，允许计数；当-en由高电平变为低电平（下降沿到来）时，应产生一个锁存信号，将计数值保存起来；锁存数据后，还要在下次-en上升沿到来之前产生零信号，将计数器清零，为下次计数作准备。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY FIC1 IS PORT (CLK1:IN STD_LOGIC; CNT: OUT STD_LOGIC; RST:OUT STD_LOGIC; LOAD:OUT STD_LOGIC); END FIC1; ARCHITECTURE one OF FIC1 IS SIGNAL M: STD_LOGIC; BEGIN PROCESS (CLK1) BEGIN IF CLK1 EVENT AND CLK1=1 THEN M= NOT M； END IF; END PROCESS; PROCESS (CLK1,M) BEGIN IF CLK1=0 AND M=0 THEN RST=1; ELSE RST =0; END IF; END PROCESS; LOAD = NOT M; CNT =M; END one; 仿真结果： 2.计数模块 计数器以待测信号作为时钟,清零信号到来时,异步清零;t-en为高电平时开始计数。计数是以十进制数显示,本文设计了一个简单的10kHz以内信号的频率机计，如果需要测试较高的频率信号，则将out的输出位数增加，当然锁存器的位数也要增加 。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT32 IS PORT (CLR:IN STD_LOGIC; EN:IN STD_LOGIC; FIN:IN STD_LOGIC; COUT:OUT STD_LOGIC_VECTOR(31 DOWNTO 0) ）; END CNT32; ARCHITECTURE two OF CNT32 IS SIGNAL CQI : STD_LOGIC_VECTOR(31 DOWNTO 0); BEGIN PROCESS (CLR,EN,FIN) BEGIN IF CLR=1 THEN CQI = (OTHERS=0); ELSIF FIN EVENT AND FIN=1 THEN IF EN=1 THEN CQI = CQI+1; END IF; END IF; END PROCESS; COUT =CQI; END two; 仿真结果： 3、锁存模块 当t-en下降沿到来时，将计数器的计数值锁存，这样可由外部的七段译码器 译码并在数码管显示。设置锁存器的好处是显示的数据稳定，不会由于周期性的清零信号而不断闪烁。锁存器的位数应跟计数器完全一样。 LIBRARY IE EE; USEIEEE.STD_LOGIC_1164.ALL; ENTITY REG32A IS PORT( LK :IN STD_LOGIC; DIN: