FPGA面试.docVIP

1?什么是Setup?和Holdup时间？ 2?什么是竞争与冒险现象？怎样判断？如何消除？ 3??用D触发器实现2倍分频的逻辑电路？....... ? 4??什么是线与逻辑，要实现它，在硬件特性上有什么具体要求？ 5??什么是同步逻辑和异步逻辑？ 6??请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图（数据接口、控制接口、所存器/缓冲器）。 7??你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？ 8?可编程逻辑器件在现代电子设计中越来越重要，请问：你所知道的可编程逻辑器件有哪些？ 9??试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。 10??设想你将设计完成一个电子电路方案。请简述用EDA软件（如PROTEL）进行设计（包 括原理图和PCB图）到调试出样机的整个过程。在各环节应注意哪些问题？ 11?用逻辑门和cmos电路实现ab+cd 12?用一个二选一mux和一个inv实现异或 13?给了reg的setup,hold时间，求中间组合逻辑的delay范围。 14?如何解决亚稳态 15?用verilog/vhdl写一个fifo控制器 16?用verilog/vddl检测stream中的特定字符串 17?用mos管搭出一个二输入与非门。 18?集成电路前段设计流程，写出相关的工具。 19?名词IRQ,BIOS,USB,VHDL,SDR 20??unix?命令cp?-r,?rm,uname 21?用波形表示D触发器的功能 22?写异步D触发器的verilog?module 23??What?is?PC?Chipset? 24?用传输门和反向器搭一个边沿触发器 25?画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱 ＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝ 答案 1?什么是Setup?和Holdup时间？ 建立时间(Setup?Time)和保持时间（Hold?time）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。见图1。 如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现metastability的情况。 如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。 图1?建立时间和保持时间示意图 2什么是竞争与冒险现象？怎样判断？如何消除？ 在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。 产生毛刺叫冒险。 如果布尔式中有相反的信号则可能产生竞争和冒险现象。 解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。 3??用D触发器实现2倍分频的逻辑电路？ Verilog描述： ?module?divide2(?clk?,?clk_o,?reset); ???input?????clk?,?reset; ???output???clk_o; ???wire?in; reg?out?; ???always?@?(?posedge?clk?or?posedge?reset) ?????if?(?reset) ???????out?=?0; ?????????else ???????????out?=?in; ???????assign?in?=?~out; ???????assign?clk_o?=?out; ?????endmodule ? 图形描述： 4??什么是线与逻辑，要实现它，在硬件特性上有什么具体要求？ ??线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现，由于不用oc门可能使灌电流过大，而烧坏逻辑门。 ??同时在输出端口应加一个上拉电阻。 5??什么是同步逻辑和异步逻辑？ ??同步逻辑是时钟之间有固定的因果关系。 异步逻辑是各时钟之间没有固定的因果关系。 6??请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图（数据接口、控制接口、所存器/缓冲器）。 7??你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？ ??12，5，3.3 TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。 8?可编程逻辑器件在现代电子设计中越来越重要，请问：你所知道的可编程逻辑器件有哪些？ PA