程控数字交换技术 教学课件 作者 刘振霞 第1－6章 第3章.pptVIP

　　3. 话音存储器(SM)和控制存储器(CM)的数字电路实现原理 　　在分析SM、CM的数字电路时要用到时钟(CP)、定时脉冲(A0～A7)和位脉冲(TD0～TD7)的有关知识。图3-10是由时钟(CP)形成的8条HW线所需要的定时脉冲(A0～A7)和位脉冲(TD0～TD7)的波形。 图3-10 形成定时脉冲(A0～A7)和位脉冲(TD0～TD7)的波形 　1) 话音存储器(SM)的数字电路实现原理 　　SM的数字电路实现原理如图3-11所示，该电路由存储器RAM、写入与门、读出与门、或门、反相器等读/写控制电路组成。该电路是按输出控制方式设计的。 图3-11 话音存储器的数字电路实现原理 　　当CM无输出时，B0～B7全为“0”，或门输出为0，此时RAM的R/?=?0，RAM处于写状态。“读出控制”为0，关闭读出地址B0～B7的与门；“写入控制”为1，打开写入地址A0～A7的与门。根据定时脉冲A0～A7组合的256个地址，在位脉冲TD0～TD7控制下按顺序将D0～D7 8位并行码(话音信号)写入到相应的RAM单元中。 　　当CM有输出时，B0～B7不全为“0”，此时RAM的R/?=?1，RAM处于读状态。“写入控制”为0，关闭写入地址A0～A7的与门；“读出控制”为1，打开读出地址B0～B7的与门。按照CM提供的B0～B7组合的256个地址，从相应的SM单元读出数据D0～D7。 　　2) 控制存储器(CM)的数字电路实现原理 　　控制存储器的数字电路实现原理如图3-12所示，该电路由存储器RAM、反相器、比较器、锁存器等组成。 　　CPU根据用户要求，通过数据总线(DB)和地址总线(AB)向CM发送：①?写入数据BW0～BW7(SM的地址)；②?写入地址AW0～AW7(CM的地址)。 　　SM的地址写入CM的时机(写入条件)是：① CPU发出写命令脉冲；② 定时脉冲A0～A7所指定的地址与CPU送来的AW0～AW7地址一致(同步)；③ CP的前半周(CP?=?1)。 图3-12 控制存储器的数字电路实现原理 　　4. PCM终端设备和T接线器的连接 　　1) 单端PCM设备和T接线器的连接 　　所谓单端，是指一条HW线的情况。单端PCM设备和T接线器的连接如图3-13所示。 图3-13 单端PCM设备和T接线器的连接电路框图 　　图3-13所示的电路包括了码型变换与逆变换电路、标志信号收/发电路、同步电路、定时电路、串/并(S/P)变换电路、汇总电路等。 　　(1) 码型变换与逆变换：指机内码型与线路码型之间的变换。 　　(2) 同步：取出同步时隙，在定时脉冲控制下做同步检查。 　　(3) 定时：用来产生各种定时脉冲，如抽样时用的抽样脉冲、编码时用的位脉冲和同步时用的帧同步脉冲等。 　　(4) 标志信号收/发：插入或取出TS16传输的标志信号(控制信令)。 　　(5) 汇总：将话音信号、同步信号和标志信号汇总在一起，然后通过码型变换电路送至输出端。 　　(6) 串/并变换：在T接线器的数据总线上连接了一个输入串/并(S/P)变换电路和一个输出并/串(P/S)变换电路，目的是将传输线上的串行码变换成并行码后存入T接线器RAM中。为什么要进行串/并变换呢？我们知道，30/32系统PCM一次群的传送码率为2.048 Mb/s。如果将时隙扩大到1024个，仍采用串行码传送，则其码率将达到64 Mb/s以上。这样高的数码率对T接线器的工作速率要求很高，技术上较难实现。也就是说，T接线器容量的增大要受到存储器RAM读/写速度的限制。目前单个T接线器的容量不超过1024个单元(32个一次群信号)。因此，为了解决提高复用度的同时，传输码率也提高的问题，就必须把1条复用线变成8条复用线，使进入话音存储器(SM)的8位码以并行方式一次输入，从而降低对T接线器RAM的读/写要求。 　　2) 多端PCM终端设备和T接线器的连接 　　单端PCM终端设备接入T接线器时只能处理30个用户的话音交换。如果将多端PCM终端设备(4端、8端、16端、32端)接入T接线器，将会大大扩大T接线器所交换的信息容量。因此，多端PCM终端设备和T接线器连接时其接口除了需要串/并、并/串电路外，还需要增加复用和分路电路，实现多端PCM复用线的合并。 　　复用器的作用是将多条HW线合并成一条HW线；分路器的作用是将一条HW线分成多条HW线。 　　图3-14所示为8条HW线(每条HW线的复用度为PCM一次群)与T接线器的连接图。图3-14中，T接线器的左端是由8个串/并变换电路和1个8并1复用器组成的电路，该电路将8条HW输入线的串行信号变换成1条HW线的并行信号进入T接线器；T接线器的右端是由1个1分8的分路器和8个并/串变换电路组