第3章vhdl电路设计应用实例.pptVIP

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2017-08-21 发布于山西
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第3章vhdl电路设计应用实例.ppt

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第3章电路设计应用实例电子科学学院主要内容 3.1 带有并行置位的移位寄存器主要内容 3.2.2 三态总线设计 3.2.2 三态总线设计 3.2.2 三态总线设计 3.2.3 双向端口设计 3.2.3 双向端口设计主要内容 3.3 分频器设计 3.3.1 偶数分频器设计 3.3.1偶数分频器设计 3.3.2奇数分频器设计 3.3.2奇数分频器设计主要内容 3.4 8-3 优先编码器 3.4 8-3 优先编码器 3.4 8-3 优先编码器主要内容 3.5 百进制加法计数器 3.5 百进制加法计数器 ARCHITECTURE ART OF JSQ IS BEGIN PROCESS(RST,EN,CLK) VARIABLE A2,A1: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST=1 THEN A2:=0000; A1:=0000; ELSIF (CLKEVENT AND CLK=1) THEN IF EN=1 THEN IF A2=1001 and A1=1001 THEN COUNT=1; else COUNT=0; end IF; IF A1=1001 THEN A1:=0000; IF A2=1001 THEN A2:=0000; ELSE A2:=A2+1; END IF; ELSE A1:=A1+1; END IF; END IF; END IF; AA2=A2; AA1=A1; END PROCESS; END ART; ARCHITECTURE ART OF JSQ IS BEGIN PROCESS(RST,EN,CLK) VARIABLE A2,A1: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST=1 THEN A2:=0000; A1:=0000; ELSIF (CLKEVENT AND CLK=1) THEN IF EN=1 THEN IF A1=0011 and A2=0010 THEN A1:=0000; A2:=0000;COUNT=1; ELSIF A1=1001 THEN A1:=0000; IF A2=0010 THEN A2:=0000; ELSE A2:=A2+1; END IF; ELSE A1:=A1+1; count=0; END IF; END IF; END IF; AA2=A2; AA1=A1; END PROCESS; END ART; 电子科学学院 * LOGO 3.5 百进制加法计数器 3.4 编码器设计 3.3 分频器设计 3.2 双向电路和三态控制电路设计 3.1 带有并行置位的移动寄存器 LOAD QB DIN[7..0] 0 1 1 1 0 0 1 0 1 11 3.1 带有并行置位的移位寄存器 ARCHITECTURE behav OF SHFRT IS BEGIN PROCESS (CLK, LOAD) VARIABLE REG8 : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF CLKEVENT AND CLK = 1 THEN IF LOAD = 1 THEN -- 装载新数据 REG8 := DIN; ELSE REG8(6 DOWNTO 0) := REG8(7 DOWNTO 1); END IF; END IF; QB = REG8(0); END PROCESS; -- 输出最低位 END behav;