超薄N%2fO(Si-%2c3-N-%2c4-%2fSiO-%2c2-)+stack栅介质研究.pdfVIP

2003年lO月 第十二届全国电子束、离子束、光子束学术会 北京 林钢徐秋霞 (中科院微电子中心北京100029) 摘要； Oxide Thickness)为2．Inm 在成功制备出EOT(Equivalent stack和纯siO：栅介质比较，前 基础上，深入研究了其性质。我们的研究发现，同样EOT的N／O 者对应MOS电容在抗B穿通，栅隧穿漏电流，可靠性方面都远优于后者对应的MOS电容，这说明 了N／O叠层栅介质的优势。 关键词： 超薄N／O(Si。Na／si02)stack栅介质，c—V特性，Ig—Vg特性，击穿特性，可靠性 前言： 随着集成电路特征尺寸的不断减小，作为传统CMOS器件核心的siO。栅介质厚度也随之减薄， 由此带来的问题是栅隧穿电流的急剧增大和杂质穿透栅介质进入硅衬底(主要是B穿通)【1】【2】。 这两个问题会严重影响CMOS器件的性能，甚至使器件无法工作。具体的说，前者会大大增加电路 的静态功耗；后者会使栅介质失效，无法完成栅极对沟道的耦合。 Si3N。材料因为有较高的介电常数和很好的抗杂质穿透能力而得到了研究者的关注，已经有报 Deposition)方法制备出了具有低漏电流，抗B穿透等优良特性的栅介 道利用JVD(JetVapor 质[31。然而直接采用si3Nt作为栅介质的突出问题的是，si龇材料和衬底si之间界面的性质远 ofinterface 不如si02和村底si之间的界面，前者的界面陷阱密度(densitytraps)和边界 ofborder 陷阱(density traps)都远高于后者，对器件特性会产生严重影响。为了解决这个问 缓冲层，缓解了Sign。和衬底si之间界面差的矛盾，同时保持了Si3N4的优良特性。 Plasma Enhanced 。。oxidethickness)为2．1nm的超薄N／Ostack栅介质，并详细研究了其特性。 实验： 采用N／O 面积3．14．(100um)2o采用标准的CMOS工艺，主要流程如下： ●n衬底(100)晶向； ●LOCOS隔离； ● 超薄SiO。缓冲层+超薄si扎层； ● 制作多晶硅电极，BF2注入； ● Ti—Salicide； ●背面金属化： ．．434．． 2003年10月 第十二届全国电子束、离子束、光子束学术会 北京 在上面的流程中，用普通的热生长方法制备超薄SiO。缓冲层，为了减小缓冲层的厚度，我们降低 3Nt层：用Ti硅化物来减小掺杂多晶硅栅 了热氧化的温度，减少了时间：用LPCVD制各超薄的Si 的串联电阻；用背面金属化来减小背面的接触电阻。为了确定EOT，我们首先测量电容样品的c—V simulator) 曲线，然后将测量的c—v结果与加州大学伯克利分校开发的电容一电压模拟器(QMCV 的结果进行了拟和，得到了样品的等效厚度(EOT)为2．1nm。拟和的过程考虑了量子机械效应和 多晶硅耗尽效应。为了对比试验，我们用热氧化生长的方法制备了纯SiOz栅介质电容(除栅介质 的生长外，流程与N／Ostack完全一致)，对应的EOT为2．2nm。 超薄N／O(SiuNJsiot)stack栅介质特性研究 1．C—V特性 stack栅介质的高频电容一电压(C-V)曲线，见图1。不难看出， 我们对比了纯氧化栅介质和N／O