第5章_组合逻辑电路.ppt

设计步骤 分析设计要求，确定顶层框图（确定输入、输出端口） 根据功能要求列出真值表 依据真值表求得输入与输出信号之间逻辑关系式 根据求得的逻辑表达式，选择原理图输入或文本输入法编写程序 程序调试，功能仿真，选择芯片，分配引脚，布局布线，时序仿真，下载。 例1 4选1数据选择器 1）确定输入输出关系 例1 4选1数据选择器 2）列出真值表 例1 4选1数据选择器 3）描述输入、输出逻辑关系 S0S1＝00时，Y=A； S0S1＝01时，Y=B； S0S1＝10时，Y=C； S0S1＝11时，Y=D； 例1 4选1数据选择器 4）程序输入--原理图输入 例1 4选1数据选择器 b）程序输入-- verilog HDL输入 （1）使用case语句 module mux4_1(A, B, C, D, S1, S0, Y); output Y; input A, B, C, D; input S1, S0; reg Y; 例1 4选1数据选择器 always @(A or B or C or D or S1 or S0) begin case ({S1, S0}) 2'b00: Y<=A; 2'b01: Y<=B; 2'b10: Y<=C; 2'b11: Y<=D; default: Y=A; endcase end endmodule 例1 4选1数据选择器 （2）使用if—else语句 module mux4_1(A, B, C, D, S1, S0, Y); output Y; input A, B, C, D; input S1, S0; reg Y; 例1 4选1数据选择器 always @(A or B or C or D or S1 or S0) begin SEL={S1,S0}; if (SEL==0) Y=A; else if (SEL==1) Y=B; else if (SEL==2) Y=C; else Y=D; end endmodule 例1 4选1数据选择器 （3）使用连续赋值assign语句 module mux4_1(A, B, C, D, S1, S0, Y); output Y; input A, B, C, D; wire [1:0] SEL; //定义2元素位矢量SEL为网络线 型变量wire wire AT, BT, CT, DT; //定义中间变量 例1 4选1数据选择器 assign SEL={S1, S0}; assign AT=(SEL==2’D0) //assign语句中的变量必须是网线型变量 assign BT=(SEL==2’D1); assign CT=(SEL==2’D2); assign DT=(SEL==2’D3); assign Y= (A&AT)| (B&BT)| (C&CT)| (D&DT); endmodule 例1 4选1数据选择器 （4）使用条件操作符 形式 条件表达式 ? 表达式1 ：表达式2 条件表达式真值为1时选择并计算表达式的值，否则选择并计算表达式2的值 这种条件操作符在连续赋值和过程赋值语句中都可以使用 例1 4选1数据选择器 module mux4_1(A, B, C, D, S1, S0, Y); output Y; input A, B, C, D; wire AT, BT; assign AT=S0? D: C; assign BT=S0? B: A; assign Y=(S1? AT: BT); endmodule 练习：设计一个8选1的数据选择器 例2 半加器设计 1）半加器真值表 例2 半加器设计 2）描述输入输出逻辑关系 例2 半加器设计 3）verilog HDL输入 module h_adder(a, b, so, co) input a, b; output so, co; assign so=a^b; assign c=a&b; endmodule 例2 半加器设计 4）原理图输入 例2 半加器设计 门级电路描述 1) and-与门 2) nand-与非门 3) nor-或非门 4) or-或门 5) xor-异或门 6) xnor-异或非门 7) buf-缓冲器 8) not-非门 例2 半加器设计 门声明语句格式 <门类型>