数字系统设计与vhdl课件.pptVIP

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2017-08-14 发布于北京
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数字系统设计与vhdl课件.ppt

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* 课本p157-158 * 2tg * 32x2=64tg The longer the carry chain is, the longer delay it takes to calculate 数字系统设计第三讲同步时序设计2 提纲记分板和控制器加法器全加器行波进位加法器先行进位加法器串行加法器记分板和控制器（Score board controller 输入：递增记分INC，递减记分DEC，复位信号RESET 输出：两个7段显示器具体操作：当递增输入为‘1’，记分板上数字加1 当递减输入为‘1’，记分板上数字减1 当INC和DEC同时为‘1’，维持当前状态当RESET为‘1’并持续5个连续周期后，记分板上记分置0 2－数字BCD计数器 2 BCD-七段数码管显示译码器 a b c d f e g a b c d g f e INC DEC RESET 记分板和控制器（Score board controller BCD=0 rstcnt=0 T F 00 01 rst rstcnt=4 rstcnt++ inc=1 dec=0 BCD++ rstcnt=0 BCD-- rstcnt=0 inc=0 dec=0 rstcnt=0 s0 s1 T T F inc=0 dec=1 F T F T 数字BCD计数器的ASM 记分板和控制器的RTL描述记分板和控制器的RTL描述记分板和控制器的RTL描述记分板和控制器的RTL描述全加器 full adder Full_Adder SUM B A COUT CIN 全加器 full adder Y X SUM COUT CIN entity Full_Adder is port (A, B,CIN: in BIT; SUM, COUT: out BIT); end Half_Adder; architecture Full_Adder of Full_Adder is begin SUM = A xor B xor CIN after 15ns; COUT = (A and B) or (B and CIN) or (CIN and A) after 10ns; end Full_Adder; 若一个门delay为tg, Full adder’s delay？ 32位行波加法器ripple-carry adder Ripple_Adder S31:0 B31:0 A31:0 COUT CIN B A SUM COUT CIN Full_Adder S(1) B(1) A(1) C(1) Full_Adder S(2) B(2) A(2) C(2) Full_Adder S(31) B(31) A(31) COUT Full_Adder S(0) B(0) A(0) C(0) CIN S31:0 COUT CIN 行波加法器延迟？如果RCA的一个门延迟为1ns，那么32位RCA的最大工作频率是多少？ 32位行波加法器ripple-carry adder entity Ripple_Adder is port (A, B: in bit_vector(31 downto 0); CIN: in bit; S: out bit_vector(31 downto 0); COUT: out bit); end Ripple_Adder; architecture Ripple_Adder of Ripple_Adder is component Full_Adder port(A,B,CIN: in bit; SUM, COUT: out bit); end component; signal C: bit_vector(32 downto 0); Begin C(0) = CIN; COUT = C(32); RC: for i in 31 downto 0 generate SI: Full_Adder port map (A(i), B(i), C (i), S(i), C(i+1)); end generate; end Ripple_Adder; 先行进位加法器Carry look-ahead adder 一个流行的快速加法器这个电路能在同一时间计算进位carry 有2个函数：generate propagate 先行进位加法器Carry look-ahead adder ci+1 = ai bi + (ai