可编程逻辑实验报告_实验2_用文本输入法设计门电路.docVIP

西安邮电学院可编程逻辑实验报告 系 别 通信系 学 号 Xxxxxxxx 成 绩 实验日期 2009-12-6 班 级 通工0702 姓 名 高原 教师签字 实验名称 二、用文本输入法设计门电路 一：实验目的 1．通过各种常见门电路的现实，进一步熟悉CPLD开发的全过程。 2．认识各种各种常见门电路，并掌握它们的逻辑功能。 3．能够通过CPLD的开发实现具有门电路功能的数字电路。 二：实验所用仪表及主要器材 计算机，MAX+PLUSII软件 三：实验原理简述（原程序、真值表、原理图） 常见逻辑门的认知 a．与门 源程序： Library ieee; Use ieee.std_logic_1164.all; Entity e2_1_and is Port(a,b:in std_logic; y:out std_logic); End; Architecture rel_1 of e2_1_and is Begin Y=a and b ; End; 逻辑表达式：y=ab 真值表： a b y 0 0 0 0 1 0 1 0 0 1 1 1 b.或门 源程序： Library ieee; Use ieee.std_logic_1164.all; Entity e2_2_or is Port(a,b:in std_logic; y:out std_logic); End; Architecture rel_1 of e2_2_or is Begin Y=a or b ; End; 逻辑表达式：y=a+b 真值表： a b y 0 0 0 0 1 1 1 0 1 1 1 1 c.与非门 源程序： Library ieee; Use ieee.std_logic_1164.all; Entity e2_3_nand is Port(a,b:in std_logic; y:out std_logic); End; Architecture rel_1 of e2_3_nand is Begin Y=a nand b; End;逻辑表达式：y=/(ab) 真值表： a b y 0 0 1 0 1 1 1 0 1 1 1 0 d.或非门 源程序： Library ieee; Use ieee.std_logic_1164.all; Entity e2_4_nor is Port(a,b:in std_logic; y:out std_logic); End; Architecture rel_1 of e2_4_nor is Begin Y=a nor b ; End; 逻辑表达式：y=/(a+b) 真值表： a b y 0 0 1 0 1 0 1 0 0 1 1 0 e.异或门 源程序： Library ieee; Use ieee.std_logic_1164.all; Entity e2_5_xor is Port(a,b:in std_logic; y:out std_logic); End; Architecture rel_1 of e2_5_xor is Begin Y=a xor b ; End; 逻辑表达式：y= a xor b 真值表： a b y 0 0 0 0 1 1 1 0 1 1 1 0 f.同或门 源程序： Library ieee; Use ieee.std_logic_1164.all; Entity e2_6_xnor is Port(a,b:in std_logic; y:out std_logic); End; Architecture rel_1 of e2_6_xnor is Begin Y=a xnor b ; End; 逻辑表达式：y=a nxor b 真值表： a b y 0 0 1 0 1 0 1 0 0 1 1 1 四：实验测量记录（数据、仿真波形图及分析、原程序分析、硬件测试实分析） a.（与门）波形图 b.（或门）波形图 c.（与非门）波形图 d.（或非门）波形图 e.（异或门）波形图 f.（同或门）波形图 五：实验心得 通过本次实验，我进一步熟悉了Max + PLUS II 软件的使用，并学会了一些基本的VHDL语法知识，并利用VHDL对基本门电路进行描述和仿真。 本次实验中遇到的问题主要为仿真中出现的延迟，开始无法理解这种延迟存在的意义，后来经过查询相关资