桂林电子科技大学 微机原理课件D2.3.pptVIP

* * 　执行一条指令所需要的时间称为指令周期。8086中不同指令的指令周期是不等长的。 　CPU通过总线从存储器或I/O接口存取一个字节所需要的时间称为总线周期。 　一个指令周期由一个或若干个总线周期组成。 2.3 8086系统总线时序 2.3.1 指令周期、总线周期和时钟周期 CPU执行指令的一系列操作都是在时钟脉冲CLK的统一控制下一步一步进行的，时钟脉冲的重复周期称为时钟周期。 时钟周期是CPU处理定时的最小单位，由计算机的主频决定。如8086的时钟频率为5MHZ，故时钟周期为200ns。 8086CPU的总线周期至少包括4个时钟周期即T1、T2、T3和T4。 　一个总线周期完成一次数据传送。如果存储器或外设由于本身速度或其他原因，无法在一个总线周期中完成与CPU的数据交换，则由它们发出一个请求信号到CPU,　CPU检测到延长总线周期的请求信号时，就在T3与T4之间插入一个或若干个等待周期TW。 通过插入TW周期，以降低系统的速度为代价，实现了高速CPU与低速的存储器或外设同步工作。 如果在一个总线周期后不立即执行下一个总线周期（即总线上无数据传输操作），系统总线处于空闲状态，则执行空闲周期Ti。 Ti也以时钟周期T为单位，两个总线周期之间插入几个Ti与8086CPU执行的指令有关。 　　综上所述：共有T1、 T2、 T3、 T4、 Tw、 Ti六类时钟周期 1. 8086读总线周期 在读总线周期，8086从存储器或I/O端口读入字节数据。 一个基本的读总线周期由4个T状态组成。 2.3.2 最小方式下8086系统总线周期 在T1周期，8086将被访问的存储单元或I/O端口的20位物理地址经A19/S6—A16/S3、AD15—AD0输出（若是访问I/O端口，则A19/S6—A16/S3输出为低电平）。在地址锁存允许信号ALE的控制下，这些地址被锁存到74LS373地址锁存器中，然后输出到地址总线上，由M/IO信号表明是读存储器还是读I/O端口。在T1周期，CPU还输出有效信号，表示高8位数据总线上的信息可以使用。 如果存储器或I/O端口速度够快，在T3周期能读出数据并送到数据总线上，则将READY置为高电平（有效）。 CPU在T3周期时钟脉冲的前沿（下降沿）测得READY信号有效后就在T3周期结束时，在DT/R和DEN信号的控制下，将数据总线上的8位数据经数据缓冲器74LS245输入CPU，从而完成了读总线周期的任务。 到T2周期，CPU撤消输出的地址信息，输出状态信息S7—S3，AD15—AD0成为高阻悬空状态，此时RD信号有效，启动被选中的存储器或I/O端口。 若存储器或I/O端口的工作速度较慢，不能满足时序要求，则先将READY信号置为低电平。 CPU在T3 周期的前沿采样READY线，若发现其为低，则在T3周期结束后，插入一个TW周期。 以后在每一个TW周期的前沿，采样READY线，只有READY为高电平时，才在这个TW周期结束以后进入T4周期。 在TW周期，CPU的控制信号，状态信号都不变。 通过插入TW周期，以降低系统的速度为代价，实现了高速CPU与低速的存储器或外设同步工作。 2. 8086写总线周期 在写总线周期，8086将CPU输出的字节数据写到指定的存储单元或I/O端口。 一个基本的写总线周期也由4个T状态组成，与读总线周期大致相同，主要介绍不同之处 ： *