EDA总复习.pptVIP

* * 期末考试复习 题型： 名词解释：8小题，共16分 填空题：每空1分，共10分 简答题： 2小题，共14分 分析设计题： 5小题，共60分 * 名词解释：8小题，共16分 EDA术语的英文全称和中文翻译 基本上是作业中布置的 EDA、ESDA、FPGA、PLD、CPLD、HDL、VHDL、CAD、CAE、CDE、 PAL、GAL、SOC、SOPC、ASIC、CE、RTL、ISP、IP、ASSP、PCB、VDSM 、IEEE、DFF 、BCD 、LPM 、 FSM 、RAM 、ROM 、FIFO 、EPROM 、EEPROM 、PIA 、SRAM 、OLMC 、LUT 、LE/LC 、LAB 、EAB 、JTAG * 填空题：共14分 范围较广，都是基本概念 简答题：2小题，共10分 综合的概念及分类 自顶向下设计 信号与变量的区别 状态机的分类 状态机的基本组成 进程组成，进程的顺序描述语句 查找表原理 * 分析设计题：5小题，共60分 数码管译码电路 N进制的计数器 移位寄存器(左移，右移，循环移位等） 描述ROM，RAM 已知输入与输出关系的组合电路描述 元件例化语句 N分频电路 3－8译码器 已知电路图用VHDL描述（ D触发器,T触发器，电平触发型寄存器） 已知状态转换图写状态机，或已知状态机画状态转换图（两进程或单进程） * 写程序时要字迹清晰，结构完整，要缩进书写。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity decoder is port(a,b,c: in std_logic; y: out std_logic_vector(7 downto 0)); end entity; * 写程序时要字迹清晰，结构完整，要缩进书写。 architecture behave of decoder is signal indata: std_logic_vector(2 downto 0); begin indata=cba; process(input) begin case indata is when “000” = Y=; …. when others =Y=; end case; end process; end architecture behave;