数字逻辑第六章.ppt

根据设计要求，确定输入条件和输出变量，确定需要有多少种输入信息的历史状态需要记忆，并分配相应的状态符号，确定原始状态图中有多少个原始状态 把每个状态作为电路当时所处的现状态，根据设计要求考虑各种可能的输入作用，确定该时刻的输出和下一时刻电路的新状态，用转移线连接现状态和新状态，在转移线旁标注该状态下的输入和输出（X/Z）。 若难以准确确定原始状态数时，应以保证其正确性为原则，切忌任何遗漏或错误，此时宁可多设定几个状态，因为多余状态可以在状态简化时消去 第一步 建立原始状态图 6.3.1 时序逻辑电路设计的一般步骤 A B C D E F G H X/Z 0/0 1/0 1/1 0/0 0/0 0/0 1/0 1/0 1/0 0/0 0/0 0/0 1/0 0/0 1/0 1/0 选择一个初始状态出发，每加入一个输入时，便可确定其次态和输出，该次态可能是现状态本身或已有的状态，也可能是新增的状态；持续进行这样的操作，直至每一个现状态向次态的转移和输出都被确定，而且不再构成新的状态为止 6.3.1 时序逻辑电路设计的一般步骤 列原始状态表 X=1 X=0 X=1 X=0 Z(t) N(t) S(t) A 0 0 B A B 0 0 D C 1 0 H G H 0 0 F E G 0 0 D C F 0 0 B A E 0 0 H G D 0 0 F E C 6.3.1 时序逻辑电路设计的一般步骤 第二步 状态简化—隐含表法化简 隐含表是一种正直角三角形网格表，两个直角边的网格数相同，都等于原始状态表中的状态总数减1。本例中，水平方向是A～G，垂直方向是B～H，各自缺少一个状态，以使任意两个状态在网格中仅仅交叉相遇一次，在两个状态交叉相遇的网格中，填入的是该状态对在全部输入下的次态。隐含表用于寻找等价状态 等价状态可以合并为一个状态，以实现原始状态表的简化 6.3.1 时序逻辑电路设计的一般步骤 满足以下两个条件的状态称为等价状态 ①在所有输入条件下，两个状态对应输出完全相同 ②在所有输入条件下，两个状态的转移效果完全相同 如果比较两个状态，不满足上述条件① ，则肯定不是等价状态；如果满足上述条件① ，则说明两个状态有等价的可能，还需要继续比较条件②，即看其转移效果是否相同 6.3.1 时序逻辑电路设计的一般步骤 满足下列条件之一则转移效果完全相同： 1) 在所有输入条件下，两个状态的次态一一对应相同（即次态相同） 2) 在有些输入条件下，两个状态的次态不相同，但是两个状态互为次态（即次态交错） 3) 在有些输入条件下，两个状态的次态不相同，但却可以继续判断次状态是否等价，若次态等价，则两状态等价；该次态称为这两个状态的隐含条件（即次态隐含等价） 4) 在有些输入条件下，两个状态与次态的关系构成闭环（即次态循环） 此外，等价状态具有传递性 6.3.1 时序逻辑电路设计的一般步骤 B C D E F G H A B C D E F G 1 0 H G H 0 0 F E G 0 0 D C F 0 0 B A E 0 0 H G D 0 0 F E C 0 0 D C B 0 0 B A A X=1 X=0 X=1 X=0 Z(t) N(t) S(t) × × × × × × × √ √ √ CE DF AE BF GE HF CE DF AE BF AC BD GC HD EC FD AC BD GA HB EA FB CA DB EG FH CG DH AG BH CE DF AE BF AC BD 寻找全部等价状态对 6.3.1 时序逻辑电路设计的一般步骤 B C D E F G H A B C D E F G × × × × × × × √ √ √ CE DF AE BF GE HF CE DF AE BF AC BD GC HD EC FD AC BD GA HB EA FB CA DB EG FH CG DH AG BH CE DF AE BF AC BD B C D E F G H A B C D E F G × × × × × × × √ √ √ CE DF AE BF GE HF CE DF AE BF AC BD GC HD EC FD AC BD GA HB EA FB CA DB EG FH CG DH AG BH CE DF AE BF AC BD B C D E F G H A B C D E F G × ×