项目8 D触发器的设计.pptVIP

在逻辑代数中,D触发器的逻辑功能可以用下面的布尔方程式来表示： 时序逻辑电路中，可用带使能端的D触发器实现锁存器，即把信号暂存以维持某种电平状态 。 P_b:process (temp,c,sely) begin if sely=‘0’ then data_out=temp; else data_out=c; end if ; end process p_b; End ex; 【例】 . . . ARCHITECTURE bhv OF DFF3 IS SIGNAL QQ : STD_LOGIC ; BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK =1 THEN QQ = D1 ; END IF; Q1 = QQ; END PROCESS ; END ; JK触发器与RS触发器的VHDL设计 * 任务分析:D触发器的工作原理 1 知识准备:进程语句与if语句 2 任务实施:D触发器的VHDL设计 3 任务8 D触发器的VHDL设计 * 一、任务分析：D触发器的工作原理 触发器是时序逻辑电路的基本逻辑单元，能够存储1位二进制数据。有两个稳定的状态，在外加触发信号的作用下，可以从一种稳定状态转换到另一种稳定状态，当外加信号消失后，触发器仍维持其现状态不变，具有记忆功能。 最简单并最具代表性的时序电路是D触发器，它是现代可编程ASIC设计中最基本的时序元件和底层元件。D触发器的描述包含了VHDL对时序电路的最基本和典型的表达方式，同时也包含了VHDL中许多最具特色的语言现象。 ? 触发器的分类： （1） 按电路的结构形式不同可分为：基本RS触发器，同步RS触发器，主从触发器和边沿触发器等。 （2） 按功能分为：RS触发器，JK触发器，T触发器，Tˊ触发器，D触发器等。 知识准备:电路工作原理 2 1、用不完整IF实现时序逻辑电路的描述（教材Ｐ76) 可以用于实现两种或两种以上的条件分支判断。 IF语句当中至少应有一个条件句,条件句可以是一个BOOLEAN类型的标识符,也可以是一个判别表达式。IF语句根据条件语句产生的结果判断结果是”真”还是”假”,有条件的选择执行其后的顺序语句。 格式1(非完整性条件语句)： IF 条件 THEN 顺序处理语句； END IF；(条件真则执行,否则直接END跳过) 格式2(具有分支的条件语句)： IF 条件 THEN 顺序处理语句； ELSE 顺序处理语句； END IF； 常用于时序逻辑电路 常用于组合逻辑电路 格式3(多重IF语句嵌套式条件句)： IF 条件 THEN IF 条件 THEN 顺序处理语句 ………. END IF； END IF； END IF语句应该和嵌入的条件句数量一致. 格式4(多分支IF语句)： IF 条件1 THEN 顺序处理语句； ELSIF 条件2 THEN 顺序处理语句； …… ELSE 顺序处理语句； END IF； 这一类型语句的特点是可以通过关键词设定多个判定条件,其任一分支顺序语句的执行条件是以上各分支所确定条件的相与,即相关条件同时成立. 此类IF 语句隐含有优先级的关系，可用来设计具有优先权的电路 。 2、上升沿的描述（教材Ｐ43) WAIT UNTIL clock =1; WAIT UNTIL rising_edge(clock) ; WAIT UNTIL NOT clock’STABLE AND clock =1; WAIT UNTIL clock =1 AND clock’EVENT; 通常采用第二和第四种格式的IF语句作为边沿的描述。而第一种格式如果采用IF clock =‘1’则表示高电平。 3、进程的使用（教材Ｐ56) IF语句是顺序语句，故应放在进程中。 进程语句是一段复合语句，由一段程序构成，各个进程之间是并行进行的，而进程的内部语句都是顺序执行的。一个结构体中可以包括多个进程语句，多个进程之间依靠信号（SIGNAL）来传递。 进程语句的格式如下： [标号:]PROCESS（敏感信号表） [说明语句]；---------定义一些局部变量 BEGIN [顺序语句]； END PROCESS [标号] ； 进程语句的格式如下： [标号:]PROCESS [说明语句]；---------