ASIC可测性设计中路径的应用与分析.pdfVIP

　第 33 卷 　第 5 期 ( ) 2003 年 10 月 　 山 　东 　大 　学 　学 　报 　 工 　学 　版 　Vol. 33 　No. 5 　　　　　 ( ) 　　　　　 Oct. 2003 　 JOURNAL OF SHANDONG UNIVERSITY ENGINEERING SCIENCE ( ) 　文章编号 :1672 - 3961 2003 ASIC 可测性设计中扫描路径的应用与分析 陈江华 ,赵　辉 ,卞林溪① ( 山东大学　信息科学与工程学院, 　山东　济南　250061) 摘要 :介绍了一种规则的可测性的设计方法 ———扫描路径法的结构及特点. 并通过一个同步时序电路扫描路径设 计实例说明了扫描路径法在 ASIC 可测性设计中的重要性. 为了能在速度、面积、性能及可测性方面达到最佳平 衡 ,经分析提出了部分扫描路径设计法. 关键词 :扫描路径 ;集成电路 ;可测性 中图分类号:TN402 　　　文献标识码 :A Application and analysis of the scan path in ASIC ’s testable design CHEN Jianghua , 　ZHAO Hui , 　BIAN Linxi ( School of Inform. 　Sci. 　 Eng. , 　Shandong Univ. , 　Jinan 250061 , 　China) Abstract : The structure and characteristics of an ASIC testable scan path design method is introduced with an example to show its importance in practical application with the optimal tradeoff among speed , area , perfor mance and testability. Key words :scan path ; integrated circuits ; testability 于 ASIC 设计者来说 ,在设计一万门以下的 ASIC 电 0 　引言 路时 ,一般可以凭借对电路的熟悉和经验 ,用手工建 立一组适当的测试矢量 ,并通过简单的激励与响应 　　随着微电子工业的迅猛发展 ,数字 VLSI 和 A 分析来确定芯片电路中是否存在故障 ,从而完成对 SIC 的规模不断增大 ,其复杂程度也显著提高 ,则相 芯片电路性能的测试[1～3 ] . 而当电路的规模达到几 应的集成电路可测性设计将变得越来越重要. ASIC 万、几十万或几百万门 , 由于其芯片系统规模庞大, 电路系统设计者不仅要设计出符合逻辑功能要求的 结构及功能也相当复杂 ,不可能再由用户凭经验来 芯片电路 ,而且还必须花费大量的精力在芯片电路 提供测试矢量 , 以对芯片进行全功能测试来确定