Unconstrained Paths解决办法.docVIP

用TimeQuest对DAC7512控制器进行时序分析? ???在对某个对象下时序约束的时候，首先要能正确识别它，TimeQuest会对设计中各组成部分根据属性进行归类，我们在下时序约束的时候，可以通过命令查找对应类别的某个对象。 ???? TimeQuest对设计中各组成部分的归类主要有cells，pins，nets和ports几种。寄存器，门电路等为cells；设计的输入输出端口为ports；寄存器，门电路等的输入输出引脚为pins；ports和pins之间的连线为nets。具体可以参照下图（此图出自Altera Time Quest的使用说明）。 ????? 下面我们按照本文第二部分用TimeQuest做时序分析的基本操作流程所描述的流程对DAC7512控制器进行时序分析。 ?????? 建立和预编译项目的部分相对简单，涉及到的也只是QuartusII的一些基本操作，这里我们就不再做具体的叙述。主要介绍如何向项目中添加时序约束和如何进行时序验证。首先建立一个名称与项目top层名字一致的sdc文件，然后按照下面的步骤添加时序约束。 1. 创建时钟 ???? 添加时序约束的第一步就是创建时钟。为了确保STA结果的准确性，必须定义设计中所有的时钟，并指定时钟所有相关参数。TimeQuest支持下面的时钟类型： a) 基准时钟（Base clocks） b) 虚拟时钟（Virtual clocks） c) 多频率时钟（Multifrequency clocks） d) 生成时钟（Generated clocks） 我们在添加时序约束的时候，首先创建时钟的原因是后面其它的时序约束都要参考相关的时钟的。 基准时钟： ???? 基准时钟是输入到FPGA中的原始输入时钟。与PLLs输出的时钟不同，基准时钟一般是由片外晶振产生的。定义基准时钟的原因是其他生成时钟和时序约束通常都以基准时钟为参照。 ??? 很明显，在DAC7512控制器中，CLK_IN是基准时钟。我们用下面的命令来创建这个基准时钟： create_clock -name CLK_IN -period 40 -waveform {0 20} [get_ports {CLK_IN}] ??? 其中，create_clock是创建时钟的命令，后面是命令的各种选项。其中-name CLK_IN选项给出了时钟的名字，即CLK_IN。-period 40给出了时钟的周期，即40ns。-waveform {0 20}给出了时钟的占空比，即50/50。最后的[get_ports {CLK_IN}] 是嵌套的tcl命令，给出了CLK_IN对应的port，实际上也就是CLK_IN的输入引脚。 ??? 在sdc文件里添加上述命令后，在quartusII里编译设计，然后通过tools – TimeQuest Time Aanlyzer命令打开TimeQuest。在TimeQuest的Tasks窗口，找到Report Clocks，双击之，TimeQuest就会在右边主窗口给出设计中已成功添加的时钟信息。如下图所示，可以看到CLK_IN，其类型为基准时钟，周期为40ns，频率为25MHz，targets项为CLK_IN，即表示这个时钟是连接在CLK_IN端口上的。这说明上面create_clock的命令已经在设计中正确创建了时钟CLK_IN。 ?????? 实际上对于create_clock命令，我们可以通过quartus II的帮助系统（/current/），查找它的语法。在QuartusII的帮助里，可以查找到： Syntax create_clock?[-h | -help] [-long_help] [-add] [-nameclock_name] -period?value?[-waveform?edge_list] [targets] ??? 另外，帮助系统里有很详尽的关于该命令的描述，并且给出了各种使用的范例。不仅仅是这一个命令，所有的命令都可以在帮助系统里找到。如果看到一个陌生的命令，或者不知道命令该如何使用，那么最好的办法就是在帮助系统里查找该命令。 PLL时钟： ???? 上面我们创建了基准时钟。下面我们创建PLL输出的时钟。 ???? 在Altera的FPGA中，PLL电路是通过ALTPLL的IP库被添加到设计中的。下图是一个典型的ALTPLL的结构图。 ??????? 从图上可以看到，当我们选定了基准时钟和PLL的参数以后，PLL的输出c0和c1的参数就随之确定了。所以在QuartusII环境下，可以通过一个简单的命令让软件自动生成PLL输出的时钟的时序约束。 derive_pll_clocks ???? 这个命令会自动创建PLL输出的C0和C1的相关时序约束。同样的，在s