微机原理与接口技术(朱红).pptVIP

31引脚，总线请求输入、总线请求允许信号输出，输入输出双向。 (Request/Grant) CPU外的总线主设备向CPU申请总线和CPU接受申请后的应答信号。信号是双向的，方向相反。 总线请求 要占有总线的主设备输送一个宽度为一个时钟周期的脉冲给CPU，表示请求使用总线。 CPU在当前总线周期的T4或下一个总线周期的T1状态输出一个宽度为一个时钟周期的脉冲给该总线主设备，作为出让总线的应答信号，从下一个时钟周期开始，CPU释放总线。 当外设使用完毕时，该总线主设备输出一个时钟周期的脉冲给CPU表示总线请求的结束，于是CPU在下一个时钟周期又开始控制总线。 每一次总线主设备的改变都需要这样的3个脉冲，脉冲为低电平有效。在两个总线请求之间，至少要有一个空时钟周期。 30引脚，总线请求输入、总线请求允许信号输出，输入输出双向。 (Request/Grant) 优先级低于第31引脚 总线请求 29引脚，总线封锁信号，输出。 当该引脚上的信号为低电平时，总线上的其他主控设备不能占有总线。该信号由指令前缀LOCK产生，带有LOCK前缀的指令执行完后，便撤销了引脚信号。 总线封锁 MOV BX, 2000H MOV AL, 3 XLAT OUT 40H, AL MOV AL, 5 XLAT OUT 40H, AL LOCK 指令前缀 运行该指令时，LOCK管脚上的信号为低电平 24,25 引脚，指令队列状态信号，输出。 QS1, QS0 (Instruction Queue Status) 提供了前一个时钟周期T中指令队列的状态，以便于外部对8086CPU内部指令队列的动作跟踪。 指令队列状态 指令队列 QS1 QS0 含义 0 0 无操作 0 1 从指令队列的第一个字节中取走代码 1 0 队列为0 1 1 从指令队列的第二个字节及后续字节中取走代码 最大工作模式 最大工作模式下的系统典型配置 四、典型时序分析 了解微处理器时序可以进一步理解微处理器指令执行的过程，掌握各部件与系统总线的连接。 指令周期：执行一条指令的时间。不同的指令执行的时间是不同的，不同的指令长短也是不同的。 总线周期：CPU从存储器或I/O端口存取一个字节所用的时间。总线周期包括：存储器读/写；I/O口读/写；中断响应。一般由四个时钟周期组成。 时钟周期：相邻两个时钟脉冲上升沿之间的时间间隔。CPU所有的操作都以它为基准。 学习CPU时序的目的： 了解时序有利于深入了解指令的执行过程； 有利于提高所编程序的质量，减少存储空间，加快程序的有效速度； 帮助我们在构成微机系统时，考虑扩展的I/O端口、存储器等与CPU之间连接的时序配合； 在微机实时控制应用中，精确计算程序运行时间，便于与控制过程相配合。 最小模式下的典型时序（读数据） T1: 地址A0~A19上线 ALE : 下降沿锁存地址 :进入低电平,持续到T4 T2: A19~A16变为S3~S7 : 有效，打开数据总线 :有效，执行读操作,持续到T4 AD0~AD15为高阻，为输入数据作准备 T3: D15~D0到数据总线，CPU获得数据。 T4: 数据消失，控制信号复位，为下一个总线周期做准备 如果在T3状态，READY为低电平，则在T3后插入Tw，控制信号及数据信号不变。 最小模式下的典型时序（写数据） 数据信号T2时刻出现 T1: 地址A0~A19上线 ALE : 下降沿锁存地址 :进入高电平,持续到T4 T2: A19~A16变为S3~S7 : 有效，打开数据总线 :有效，执行写操作,持续到T4 D15~D0由CPU送至数据总线 T3: 数据总线、控制信号有效至T4。 T4: 数据消失，控制信号复位，为下一个总线周期做准备 如果在T3状态，READY为低电平，则在T3后插入Tw，控制信号及数据信号不变。 最大模式下的典型时序 最大模式下的读写时序与前面基本类似，区别在于在最大模式下，总线控制信号均由8288发出，且不是单纯的读写信号，而是根据指令发出的具体的读写存储器或I/O口的信号。 最大模式下的典型时序（读数据） 8288产生 最大模式下的典型时序（写数据） 8288产生 低8位：20H 其次：A0为0，BHE为1 MOV AX, [0000 0011B] 即偶存储体有效，对应的单元010H的内容送上数据总线低8位，在CPU内部总线的调节下，进入AH，AH的内容A2H 对CPU而言, 地址为0000 0100 。AX: A220H 第2步 高8位：A2H A0 操作 数据引脚 0 0 从偶地址开始读写一个字(16位) AD1