《cadence原理图到PCB(原创)》.doc

???? ? 首先说明一下我的版本是Allergro SPB 16.2。原理图设计用的是OrCAD Capture，PCB设计用的是Allegro PCB Design GXL。 ????? ?教材手里有好几种，网上找的、图书馆借的。在Altium Designer里面原理图转PCB是个很简单的事情，可是在cadence里面，折腾了好几天才能通过这一步。怎么说呢，这些教材讲的都不够细，尤其是在如何操作软件这上面，完全是把help手册翻译了一遍，反而把大家在学习protel时候就知道的东西啰嗦了半天。??cadence 原理图转PCB网上流传有两种方法，我现在也只会这两种。 ???????切入正题吧。原理图转PCB之间沟通的纽带是netlist文件，就是网表文件。正确生成网表文件的前提是原理图正确，能通过DRC检查。如果只画原理图不需要layout那就不用生成网表，在footprint选项里也不用填，否则要填上对应的封装名称，即使你没有这个封装填上封装名称也能生成网表，可以在生成网表之后再去画封装。Allegro PCB Design GXL，File-New-Package symbol(wizard)。为了下文讲解，设置名称就叫dip40-8051，路径自己设定，最好不要有中文名。选DIP-next-load template-next-next-引脚数填40-next-选择焊盘（任意）-保存。 先别急，还有一项重要的事情没做，那就是生成device文件。其中的一种方法用到了它。如何生成呢，在生成封装之后，File-create device file 就可以啦，记住文件格式是.txt，和你刚才设计封装库放在同一目录下。此时可以退出?Allegro PCB Design GXL。 ????? 两种办法之前都要把原理图设计好，如果你只想体验一下流程的话随便弄个IC（如8051），设计即正确，不要考虑电气特性。在属性设置里面把footprint名称填上任意名称，如（dip40-8051）接着把不用的管教都XX掉。弄好之后进行DRC检查，有警告不要紧，只要没有错误就可以。体验流程嘛！? 生成网表第一种方法：Allegro PCB Design GXL，File-New-Board，关键的一步，此处设置路径要把.brd文件放在allegro下，也就是和网表文件放在同一文件夹下。 设置封装路径，Setup-user preferences editors:在psmpath的Value处设置画好的封装路径，否则Allegro PCB Design GXL找不到封装。如果焊盘用的自带的就不用设置padpath，自己画焊盘的就要设置padpath。 之后File-Import-Logic，又到关键之处，如下图，Import directory一定要选择网表文件所在的文件夹。 最后一步，点击Import cadence，看不到器件？没关系，在place选项里面，manually或者quickplace完成布局。 生成网表第种方法????? Part value 设置成和PCB footprint一样，都是{PCB footprint}，Formatters选择telesis.all。 下面有个路径，那就是要生成的网表，是.NET格式。确定之后，把生成的.NET文件的后缀改成.TEL。 ???? 向PCB导入网表，同第一种方法，但是需要设置device文件的路径，在上面设置封装路径那里把devpath路径设置好，还记得刚才画封装时的最后那个device文件吧，就是这里用的。设置好之后File-Import-Logic，选择 Other标签，输入的网表选择改成.TEL的文件，Import other. 完毕。 谢谢大家，水平有限，欢迎交流。