VHDL的特点.docVIP

6.1 VHDL概述 6.1.1 VHDL的特点 VHDLVHDL程序将一项工程设计项目（或称设计实体）分成描述外部端口信号的可视部分和描述端口信号之间逻辑关系的内部不可视部分，这种将设计项目分成内、外两个部分的概念是硬件描述语言（HDL）的基本特征。当一个设计项目定义了外部界面（端口），在其内部设计完成后，其他的设计就可以利用外部端口直接调用这个项目。VHDL的主要特点如下： （1）作为HDL的第一个国际标准，VHDL具有很强的可移植性。 （2）具有丰富的模拟仿真语句和库函数，随时可对设计进行仿真模拟，因而能将设计中的错误消除在电路系统装配之前，在设计早期就能检查设计系统功能的可行性，有很强的预测能力。 （3）VHDL有良好的可读性，接近高级语言，容易理解。 （4）系统设计与硬件结构无关，方便了工艺的转换，也不会因工艺变化而使描述过时。 （5）支持模块化设计，可将大规模设计项目分解成若干个小项目，还可以把已有的设计项目作为一个模块调用。 （6）对于用VHDL完成的一个确定设计，可以利用EDA工具进行逻辑综合和优化，并能自动地把VHDL描述转变成门电路级网表文件。 （7）设计灵活，修改方便，同时也便于设计结果的交流、保存和重用，产品开发速度快，成本低。 VHDL是一种快速的电路设计工具，其功能涵盖了电路描述、电路合成、电路仿真等设计工作。VHDL具有极强的描述能力，能支持系统行为级、寄存器传输级和逻辑门电路级三个不同层次的设计，能够完成从上层到下层（从抽象到具体）逐层描述的结构化设计思想。 用VHDL设计电路主要的工作过程是： 1）编辑。用文本编辑器输入设计的源文件（为了提高输入效率，可用某些专用编辑器）。 2）编译。用编译工具将文本文件编译成代码文件，并检查语法错误。 3）功能仿真（前仿真）。在编译前进行逻辑功能验证，此时的仿真没有延时，对于初步的功能检测非常方便。 4）综合。将设计的源文件用自动综合工具由语言转换为实际的电路图（门电路级网表），但此时还没有在芯片中形成真正的电路，就好像是把设计者脑海中的电路画成了原理图。 5）布局、布线。用已生成的网表文件，再根据CPLD（或FPGA）器件的容量和结构，用自动布局布线工具进行电路设计。首先根据网表文件内容和器件结构确定逻辑门的位置，然后再根据网表提供的门连接关系，把各个门的输入输出连接起来，类似于设计PCB（印刷电路板）时的布局布线工作。最后生成一个供器件编程（或配置）的文件，同时还会在设计项目中增加一些时序信息，以便于后仿真。 6）后仿真（时序仿真）。这是与实际器件工作情况基本相同的仿真，用来确定设计在经过布局、布线之后，是否仍能满足设计要求。如果设计的电路时延满足要求，则可以进行器件编程（或配置）。 6.1.2 VHDL的基本结构 VHDL程序必须包括实体（ENTITY）和结构体（ARCHITECTURE）。一个设计实体可看成一个盒子，通过它只能了解其外部输入及输出端口，无法知道盒子里的东西，而结构体则用来描述盒子内部的详细内容。至于完整的VHDL程序是什么样，实际上并没有统一的标准，因为不同的程序设计目的可以有不同的程序结构。除实体和结构体外，多数程序还要包含库和程序包部分。 实体中定义了一个设计模块的外部输入和输出端口，即模块（或元件）的外部特征，描述了一个元件或一个模块与其他部分（模块）之间的连接关系，可以看作是输入输出信号和芯片管脚信息。一个设计可以有多个实体，只有处于最高层的实体称为顶层实体，EDA工具的编译和仿真都是对顶层实体进行的。处于低层的各个实体都可作为单个元件，被高层实体调用。 结构体主要用来说明元件内部的具体结构，即对元件内部的逻辑功能进行说明，是程序设计的核心部分。 库是程序包的集合，不同的库有不同类型的程序包。程序包用来定义结构体和实体中要用到的数据类型、元件和子程序等。 【例6-1】用VHDL设计一个非门（反向器）。 非门即 y = a，设反相器的VHDL的文件名是not1.vhd，其中的.vhd是VHDL程序文件的扩展名。程序结构如下： --库和程序包部分 LIBRARY IEEE； --打开IEEE库 USE IEEE.STD_LOGIC_1164.ALL； --调用库中STD_LOGIC_1164程序包 --实体部分 ENTITY not1 IS --实体名为 not1 PORT （ --端口说明 a：IN STD_LOGIC； --定义端口类型和数据类型 y：OUT STD_LOGIC）； END not1； --实体