Protel 99 SE EDA 技术及应用含1CD 作者 王廷才 彭慧纯 第8章 原理图电气规则检查及报表.pptVIP

第8章 原理图电气规则检查及报表 8.1 原理图电气测试 8.2 生成报表文件 8.3 原理图输出打印 8.1 原理图电气测试 电气法则测试“ERC-Electronic Rules Checking”主要是对电路原理图的电学法则进行测试，通常是按照用户指定的物理、逻辑特性进行。 通常在电路原理图设计完成之后，网络表文件生成之前，设计者需要进行电气法则测试。其任务是利用软件测试用户设计的电路，以便找出人为的疏忽，测试完成之后，系统还将自动生成各种有可能是错误的报告，同时在电路原理图的相应位置上记号，以便进行修正。 8.1.1 打开电路原理图文件 选择执行“File\Open”菜单命令，打开需要进行电气法则测试的电路原理图文件。 例如,打开下图所示的电路。 8.1.2 设置电气检查规则 选择执行“Tools\ERC”菜单命令，如左下图所示。即可出现右下图所示的“Setup Electrical Rule Check”对话框。 1．“Setup” (电气法则测试选项)标签页 ⑴ “ERC Options” 此选项栏里可以设置进行电气规则测试的具体选项。 “Multiple net names on net”:检测项中将包含“同一网络被命名多个网络名称”的错误检测。 “Unconnected net labels”:检测项中包含“未实际连接的网络标号”的错误检测。 “Unconnected power objects”:检测项中包含“未实际连接的电源或地元件”的错误检测。 “Duplicate sheet numbers”:检测项中包含“电路图编号重号”的错误检测。 “Duplicate component designators”:检测项中包含“元件编号重号”的错误检测。 “Bus label format errors”: 检测项中包含“总线标号格式错误”的错误检测。 “Floating input pins”: 检测项中包含“输入引脚浮空”的错误检测。 “Suppress warnings”: 忽略所有的错误检测，也不显示测试的错误报告。 ⑵ “Options”选项栏 “Create report file”:在测试结束后，系统将自动将测试结果存于报告文件*.ERC中，其主文件名与原理图的主文件名相同。 “Add error markers”: 在测试结束后，系统会自动在电路原理图的错误处加上红色的错误提示符号。 “Descend into sheet parts”: 检测内容包括电路元件的内部结构。 “Sheets to Netlist”: 用来设置进行ERC检查的电路原理图的范围。可以激活此选项栏，选择目标文件，如下图所示。 这里提供了“Active Sheet” (当前被激活的图样)、“Active Project” (当前被激活的项目)和“Active Sheet plus Sub” (当前被激活的图样及其下层电路)三种选项。  ⑶ “Net Identifier Scope” (网络识别器的范围) 此选项栏可以选择网络识别器的范围。共有三种选项，如下图所示。 “Net Labels and Ports Global”: 使网络标号及I/O端口标号在整个项目内的所有电路中有效。 “Only Ports Global”: 使得只有I/O端口可以在整个项目中被承认。 “Sheet Symbol/Port Connections”:此选项设置使得电气连接只发生在方块电路端口和对应的下层电路的I/O端口。 可以设置“Connected Pin/Sheet Entry/Port Rule Matrix”(有连接关系的管脚、方块电路的I/O端口和电路的I/O端口)的矩阵规则。 在矩阵的横、纵坐标罗列了电路原理图中各种电气特性的管脚、方块电路的I/O端口和电路的I/O端口。矩阵中每一个方块的颜色表示此方块对应的横、纵坐标对应的管脚/端口所连接关系在电气测试的