Verilog秒表设计.docVIP

深 圳 大 学 实 验 报 告 课程名称： 数字系统设计 实验项目名称： Verilog秒表设计 学院： 信息工程学院 专业： 电子信息工程 指导教师： 邓小莺 报告人： 陈耀省 学号：2010130267 班级： 电子三班 实验时间： 2012年11月 实验报告提交时间： 2012年11月28日 教务部制 一、实验目的 1、进一步熟悉ISE软件的使用，熟悉FPGA开发流程； 2、掌握编写Verilog代码的步骤，学会绘制ASM图； 3、学会自顶向下的设计方法，使用不同的模块实现系统的设计。 二、实验设备 1、装有ISE软件的PC机一台；2、Nexys3开发板一块。 三、实验内容与要求 设计一个表 它具有计时功能。此表有个按键（） 1、设计系统框图，设计采取自顶向下的设计方案，整个秒表系统的原理图如下所示。主要包括五个模块——按键消抖模块、分频模块、按键功能控制模块、计数模块、数码管驱动显示模块。 2、根据系统的原理图，画出各个模块的ASM图。 （1）利用D触发器对按键进行消抖处理，其电路图如下。利用下面这个电路即可实现对start键和reset键的消抖。只有连续输入三个周期的高电平时，按键才有效。 （2）分频模块的ASM图。 （3）start键与reset键功能控制模块的ASM图。图中rst为复位信号，sta为计时信号。利用状态机实现不同状态之间的转换并输出复位信号与计时信号。默认状态是start_time，即计时状态。 （4）计数模块的ASM图。 （5）数码管驱动模块的ASM图。使用100Hz的信号扫描数码管，并将对应的数字以十进制形式显示在数码管上。因为只用到两个数码管，所以前两个数码管置1，即保持不亮，只点亮后两个数码管。 3、根据所绘制各个模块的ASM图和系统的原理图，编写Verilog代码。所编写的代码如下。 /***********************秒表顶层模块**************************/ module stopwatch(clk,reset,start,led,outdata); input clk,reset,start; output led; output outdata; wire clk_100,freset,fstart,rst,sta; wire [3:0]data_s,data_g; wire [3:0]led; wire [6:0]outdata; xiaodou m1(.reset(reset),.start(start),.clk(clk), .freset(freset),.fstart(fstart)); fenpin m2(.clk(clk),.clk_100(clk_100)); f_start m3(.clk(clk),.reset(reset),.start(start), .freset(freset),.fstart(fstart),.rst(rst),.sta(sta)); jishu m4(.clk_100(clk_100),.rst(rst),.sta(sta), .data_s(data_s),.data_g(data_g)); qudong m5(.clk_100(clk_100),.data_s(data_s), .data_g(data_g),.outdata(outdata),.led(led)); endmodule /***************************************************************/ /****************分频模块***************************************/ module fenpin(clk,clk_100); input clk; output clk_100; reg c