可编程逻辑器件基础知识(verilog)摘要.ppt

参见《从算法设计到硬线逻辑的实现——复杂数字逻辑系统的Verilog HDL设计技术和方法》P37例3 参见“Quartus II支持的Verilog HDL行为模型.doc” ——fork语句是不可综合的！用在测试文件中，在描述并发形式的行为时很有用。 备注：若块内有多个赋值语句，则在块结束时同时赋值。 为避免出错，在同一个块内，不要将输出重新作为输入使用！ 见《数字系统设计与Verilog HDL 》 P161 见《数字系统设计与Verilog HDL 》 P161例6.6，主要应用于计时计数器 counter60.v位于counter60文件夹 语句assign cout = ((qout == 8h59)cin)? 1:0;表示当qout == 8h59且cin=1时，cout=1，而不论此时有无时钟到来；否则cout=0。 case语句与if-else语句有什么区别呢？ if-else语句适于对不同的条件，执行不同的语句；对于每个判定只有两个分支。 case语句适于对同一个控制信号取不同的值时，输出取不同的值！它是多分支语句。 当控制信号只有一个时，最好采用case语句，比较简洁！ 见《数字系统设计与Verilog HDL 》 P163例6.8 参见《从算法设计到硬线逻辑的实现——复杂数字逻辑系统的Verilog HDL设计