实验1运算器设计和仿真.docVIP

预做实验报告1 运算器设计与仿真 一、实验目的 理解并掌握运算器的基本电路结构及其设计方法，学会使用Verilog HDL对电路进行行为建模、结构建模以及仿真测试。 二、实验内容 利用Verilog HDL设计一个运算器模型，并进行仿真测试。要求该运算器的字长为32位，能够实现加法、减法、逻辑与、逻辑或四种运算，并产生N(结果为负)、Z(结果为零)、V(结果溢出)、C(进位)四个标志位。要求采用层次化的建模方法，即先搭建低层模块，然后再逐级搭建高层模块。 三、实验环境 PC机1台、Modelsim仿真软件1套。 四、实验步骤 1、电路结构设计 2、建立Verilog模型 module fadd(a,b,s,ci,co); input a,b,ci; output s,co; reg s,co; always @ (a or b or ci) begin s=(a~b~ci)|(~ab~ci)|(~a~bci)|(abci); co=(ab)|(aci)|(bci); end endmodule module add(a,b,sub,s,c,v,n); input [31:0]a; input [31:0]b; input sub; output [31:0]s; output c,v,n; wire [31:0]a; wire [31:0]b; wire c1,c2,c3,c4