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 第八章 SOC设计方法学 设计复杂性呈双指数倍增长 C1: complexity due to exponential increase of chip capacity ---- More devices ---- More power ---- Heterogeneous integration C2: complexity due to exponential decrease of feature size ---- Interconnect delay ---- Coupling noise ---- EMI(Electro Magnetic Interference) Design Complexity ? C1 x C2 但是固核也有其自身的缺点，那就是它与实现工艺的相关性及网表的难读性。与实现工艺的相关性限制了固核的使用范围，网表的难读性则使得布局、布线后发生时序违反的排除变得比较困难。由于固核在使用的方便程度上和开放程度上均介于软核和硬核之间，其价格也处于它们的价格之间。 优点：固核往往对应于某一个特定的实现工艺，在该实现工艺的条件下固核具有最优的面积和性能的特性。 缺点：与实现工艺的相关性及网表的难读性 。 IP核的生成 IP核的生成具有与常规的集成电路设计不同的特点。例如时序、测试和低功耗等虽然是集成电路设计中的经典问题，但是直接将已有的设计方法应用到IP核 的设计中就会出现许多意想不到的困难。 IP核的复用 IP核的使用也面临许多新问题。由于IP核的特殊性和集成电路开发的高风险性，IP核的使用决不是这些IP核的简单堆砌，使用过程中不仅仅要考虑它们的功能，更要使它们“溶入”芯片。以为有了IP核就可以进行SOC设计的想法过于天真。 可测性设计的例子 （五）超深亚微米集成电路设计 超深亚微米集成电路设计技术又称纳米级电路设计技术。超深亚微米集成电路设计技术是深亚微米集成电路设计技术的延伸。除了传统的连线延迟问题之外，集成电路设计人员还要考虑信号的完整性等其它问题。人们在跨入超深亚微米时代的时候，实际上尚未解决深亚微米阶段的关键课题。连线延迟大于单元延迟引起的一系列问题仍然在困扰着设计人员。所以要探讨超深亚微米集成电路的设计，就有必要对这个经典问题作一个仔细分析。 连线延迟 以布尔代数为基本理论的现代数字集成电路设计技术面向的是系统的功能设计（Logic Oriented）。理论工作的贡献在布尔代数上得到了巨大的体现。如果没有布尔代数，今天我们赖以生存的集成电路工业也就失去了它的理论基础。但是这一高度抽象并在过去几十年中为集成电路技术的发展作出关键作用的理论，在集成电路工艺跨入深亚微米之后显出明显的不足，因为它无法描述连线延迟对电路功能的影响。 连线延迟在深亚微米集成电路中对信号的传输起主导作用，这意味着一个逻辑概念上正确的电子器件网络会由于连线延迟的影响而变得不正确了。在实际工作中，这种连线延迟主导系统延迟的现象导致了设计迭代的出现。所谓设计迭代（Design Iteration）就是指集成电路的逻辑设计完成之后由于布局布线带来的连线延迟导致逻辑功能失常，从而需要对电路的逻辑功能重新进行设计的活动。设计迭代会引起设计工作的不收敛，导致设计周期长，所设计的产品错过市场窗口，丧失市场机遇，从而使整个工作失败。 VLSI集成电路与系统设计 片上系统SOC的优势 高性能 低功耗 体积小 重量轻 成本低 SOC对EDA技术的挑战 SOC可集成： processors, embedded memories, programmable logic, and various application-specific circuit components designed by multiple teams for multiple projects. 芯片规模呈指数增长 设计复杂性呈指数增长 设计领域中挑战与机会并存 Productivity Gap Chip Capacity and Designer Productivity Logic Transistors/Chip(K) Transistors/Staff-Month 1 10 100 1000