EDA第5章时序电路的VHDL设计.pptVIP

习 题 KX康芯科技 4-1. 画出与下例实体描述对应的原理图符号元件： ENTITY buf3s IS -- 实体1： 三态缓冲器 PORT (input : IN STD_LOGIC ; -- 输入端 enable : IN STD_LOGIC ; -- 使能端 output : OUT STD_LOGIC ) ; -- 输出端 END buf3x ; ENTITY mux21 IS --实体2： 2选1多路选择器 PORT (in0, in1, sel : IN STD_LOGIC; output : OUT STD_LOGIC); 习 题 KX康芯科技 4-2. 图4-17所示的是4选1多路选择器，试分别用IF_THEN语句和CASE语句的表达方式写出此电路的VHDL程序。 选择控制的信号s1和s0的数据类型为STD_LOGIC_VECTOR； 当s1=0，s0=0；s1=0，s0=1；s1=1，s0=0和s1=1，s0=1分别执行y=a、y=b、y=c、y=d。 图4-17 4选1多路选择器 习 题 KX康芯科技 4-3. 图4-18所示的是双2选1多路选择器构成的电路MUXK，对于其中MUX21A，当s=0和1时，分别有y=a和y=b。试在一个结构体中用两个进程来表达此电路，每个进程中用CASE语句描述一个2选1多路选择器MUX21A。 图4-18 双2选1多路选择器 习 题 KX康芯科技 4-4. 图4-19是一个含有上升沿触发的D触发器的时序电路，试写出此电路的VHDL设计文件。 图4-19 时序电路图 习 题 KX康芯科技 4-5. 给出1位全减器的VHDL描述。要求： (1) 首先设计1位半减器，然后用例化语句将它们连接起来，图4-20中h_suber是半减器，diff是输出差，s_out是借位输出，sub_in是借位输入。 (2) 以1位全减器为基本硬件，构成串行借位的8位减法器，要求用例化语句来完成此项设计(减法运算是 x – y - sun_in = diffr)。 图4-19 时序电路图 习 题 KX康芯科技 4-6. 根据图4-21，写出顶层文件MX3256.VHD的VHDL设计文件。 图4-21 题4-6电路图 4-7. 设计含有异步清零和计数使能的16位二进制加减可控计数器。 * EDA 技术实用教程 第 5章 时序电路的VHDL设计 基于时序元件主要包括不同结构功能和不同用途的触发器和锁存器，它们是时序逻辑电路，乃至使用数字系统的最基本单元。掌握这些基础单元的VHDL表述方法，有利于深入了解和掌握VHDL编程技术和系统设计方法。 5.1 寄存器描述及其VHDL语言现象 5.1.1 D触发器的VHDL描述 KX康芯科技 【例5-1】 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF1 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1 : STD_LOGIC ; --类似于在芯片内部定义一个数据的暂存节点 BEGIN PROCESS (CLK,Q1) BEGIN IF CLKEVENT AND CLK = 1 THEN Q1 = D ; END IF; END PROCESS ; Q = Q1 ; --将内部的暂存数据向端口输出（双横线--是注释符号） END bhv; 图4-4 D触发器 图5-1 D触发器 KX康芯科技 4.2.2 VHDL描述的语言现象说明 图4-4 D触发器 “CLKEVENT AND CLK=1” 1. 上升沿检测表式和信号属性函数EVENT 信号名EVENT KX康芯科技 1. 不完整条件语句与时序电路 【例5-2】 ENTITY COMP_BAD IS PORT( a1，b1 : IN BIT; q1 : OUT BIT ); END ; ARCHITECTURE one OF COMP_BAD IS BEGIN PROCESS (a1,b1) BEGIN IF