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5 锁存器和触发器 5.1 双稳态存储单元电路 基本RS锁存器存在的问题： 逻辑门控RS触发器存在的问题 ? Verilog 设计锁存器 异步置位和复位D触发器 同步置位和复位的D触发器 集成触发器使用中的几个问题 触发器的选用 RS触发器为电平触发方式，结构简单，但存在约束条件和空翻现象 JK触发器属于脉冲触发方式，主从结构，也有一次翻转现象 D触发器采用维持阻塞结构，为边沿触发方式，具有更高抗干扰能力 集成触发器使用中的几个问题 T触发器在电路设计中常用，但实际中并无现成产品，需要由D触发器或JK触发器转换 如何画工作波形 若有异步复位和置位信号，则先考虑 不同的触发器翻转时刻不同 依据输入和触发器当前状态确定其跳转状态 记牢几个触发器的特征方程。 74HC/HCT373的功能表 高阻 × × × H 高阻 × × × H 锁存和禁止输出 H H H* L L L L L* L L 锁存和读锁存器 H H H H L L L L H L 使能和读锁存器（传送模式） Qn Dn LE 输 出 内部锁存器 状 态 输 入 工作模式 L*和H*表示门控电平LE由高变低之前瞬间Dn的逻辑电平。 always@ (E or D) begin if(E) Q = D; end always@ (E or D) begin if(E) Q = D; else Q = 0; end 此程序没有写出E为其他值的情况， 在编译器中，将视为在其他情况下保持原值不变，实际上完成的是一个锁存器的功能。等价于： 5.3 触发器的电路结构和工作原理 1.锁存器与触发器 锁存器在E的高(低)电平期间对信号敏感 触发器在CP的上升沿(下降沿)对信号敏感 在VerilogHDL中对锁存器与触发器的描述语句是不同的 5.3 触发器的电路结构和工作原理 主锁存器与从锁存器结构相同 1. 电路结构 5.3.1 边沿触发器 TG1和TG4的工作状态相同 TG2和TG3的工作状态相同 2. 由传输门组成的CMOS边沿D触发器 工作原理： TG1导通，TG2断开——输入信号D 送入主锁存器。 TG3断开，TG4导通——从锁存器维持在原来的状态不变。 (1) CP=0时: =1，C=0， Q?跟随D端的状态变化，使Q?=D。 D=1 0 0 1 工作原理： (2) CP由0跳变到1 : =0，C=1， D=X 0 1 1 0 触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号 TG1断开，TG2导通——输入信号D 不能送入主锁存器。 TG3导通，TG4断开——从锁存器Q?的信号送Q端。 主锁存器维持原态不变。 2. 由传输门组成的CMOS边沿D触发器 （2） D触法器的逻辑功能 逻辑功能表 1 1 1 1 0 1 0 1 0 0 0 0 D 特性方程 Qn+1=D 状态转换图 工作特点：在CP低电平期间存储信号， CP的上升沿状态变化。 CP D 对CP上升沿敏感的边沿触发器 工作波形 CP D 工作波形 逻辑符号 对CP下降沿敏感的边沿触发器 74HC/HCT74的功能表 L H H ↑ H H H L L ↑ H H Qn+1 D CP H H × × L L H L × × L H L H × × H L Q D CP 输 出 输 入 国标逻辑符号 2. 典型集成电路 74HC/HCT74 直接 置1 直接 置0 完成 D功 能 具有直接置1、直接置0，正边沿触发的D功能触发器 always @ (posedge clk or posedge rst or posedge set) begin if(rst) q=0; else if(set) q=1; else q=d; end always @ (posedge clk or negedge rst or negedge set) begin if(!rst) q=0; else if(!set) q=1; else q=d; end always @ (posedge clk) begin if(rst) q =0; else if(set) q =1; else q =d; end always @ (posedge clk) begin if(!rst) q =0; else if(!set) q =1; else q =d; end RD Q CP SD