数字电路与逻辑设计第四章答案.pptVIP

时钟触发方式的动作特点： ② J＝0，K＝1 ③ J＝1，K＝0 ④J＝1，K＝1 脉冲触发方式的动作特点： 动作特点： 基本RS触发器逻辑功能表 简化功能表 状态转换图 ?4-2题 2． 同步RS触发器的电路及工作原理 电路 基本RS触发器 逻辑符号 只有在CLK＝1时， RS才能起作用 输入控制门 同步RS触发器功能表 ①在CLK＝0期间， SR触发器的状态不变化。只有CLK=1期间，S和R的信号都能通过引导门G3和G4门，从而使得触发器置成相应的状态； ②在CLK＝1的全部时间里S和R的变化都将引起触发器输出端状态的变化。在CLK回到0以后，触发器保存的是CLK回到0以前瞬间的状态。 这种在CLK由“0”到“1”整个正脉冲期间触发器动作的控制方式称为时钟触发方式。 ?4-3题 4.3.1 主从JK触发器 虽然主从RS触发器克服了同步RS触发器在CLK=1期间的输出状态不断随输入变化而变化，但仍然存在约束条件。为了使触发器输入数据不受约束，则将主从RS触发器的输出端反馈到输入端，构成了主从JK触发器。 电路 逻辑符号 工作原理： ① J＝K＝0 主触发器保持原态，则触发器（从触发器）也保持原态。即 Q*＝Q 0 1 若Q＝0， Q?＝1 S主=J Q? ＝0 R主＝KQ=0 主触发器保持原态Q*主= Q主 = 0 在CLK的 ，从触发器保持不变，即Q*= Q = 0 若Q＝1， Q?＝0 S主＝0 R主＝1 在CLK＝1时，主触发器翻转为“0”，即Q*主= 0 在CLK的 ，从触发器由“1”翻转为“0”，即Q*= 0 , Q*? = 1 Q*= 0 1 0 若Q＝0， Q?＝1 S主＝ J Q? ＝ 1 R主＝KQ=0 在CLK＝1时， Q*主= 1，Q主*? = 0 在CLK的 ，从触发器由“0 ”翻转为“1”，即Q*= 1 若Q＝1， Q?＝0 S主＝0 R主＝0 Q*主＝1 在CLK的 ，即Q*= 1 , Q*? = 0 Q*= 1 1 1 若Q＝0， Q?＝1 S主＝ J Q? ＝ 1，R主＝KQ=0 在CLK＝1时，主触发器翻转为“1”即 Q*主= 1 在CLK的 ，从触发器由“0 ”为“1”，即Q*= 1 若Q＝1， Q?＝0 S主＝0 R主＝1 在CLK＝1时，主触发器翻转为“0”，即 Q*主= 0 在CLK的 ，即Q*= 0, Q*? = 1 Q*= Q ? 1.分两步动作：第一步在CLK＝1时，主触发器受输入信号控制，从触发器保持原态；第二步在CLK?到达后，从触发器按主触发器状态翻转，故触发器输出状态只改变一次 。CLK? 到达时从触发器的状态不一定能按此刻输入信号的状态来确定，而必须考虑整个CLK＝1输入信号的变化过程。 2.因为主从JK触发器收到反馈回来的输出端的影响，在CLK＝1期间，主触发器只可能翻转一次，一旦翻转了就不会翻回来。但主从SR触发器在CLK＝1期间S、R多次改变时主触发器会多次翻转。 主从JK触发器芯片74HC72简介 管脚图 功能表 逻辑符号 置位端 复位端 ?4-4题 J= X Q? ， K＝Q 4.3.2 边沿JK触发器 由于主从JK触发器存在一次变化问题，所以抗干扰能力差。为了提高触发器工作的可靠性，希望触发器的次态（新态）仅决定于CLK的下降沿（或上升沿）到达时刻的输入信号的状态，与CLK的其它时刻的信号无关。这样出现了各种边沿触发器。 逻辑电路 逻辑符号 触发脉冲下降沿翻转 输出端状态的转换发生在CLK的上升沿或下降沿到来时刻，而且触发器保存下来的状态仅仅决定CLK上升沿或下降沿到达时的输入状态，而与此前后的状态无关。 边沿触发器的共同动作特点是触发器的次态仅取决于CP信号的上升沿或下降沿到达时输入的逻辑状态，故有效地提高了触发器的抗干扰能力。