第3部分-计算机程序员(FPGA嵌入式应用)_3级_理论知识复习题.docVIP

第3部分 理论知识复习题 基本概念 数字电路基础 判断题（将判断结果填入括号中。正确的填“√”，错误的填“×”）： 要构成5进制计数器，至少需要3个触发器，其无效状态有3个。 （ √） 十进制数（25）D转换为二进制数为（11001）B。 （ √） 逻辑变量只有两个值，即0 和1，两者并不表示数量的大小。 （√ ） 组合逻辑电路通常由门电路组合而成。 （√ ） 组合电路的结构特点是输入信号单向传输的，电路中不含反馈回路。（ √） 奇校验位的值是其余各数据位的异或运算。 （ √） 由于门电路平均延迟时间的差异，使信号从输入经不同的通路传输到输出级的时间不同，这样可能导致逻辑电路的错误输出，这种现象称为竞争冒险。 （ ） 锁存器对脉冲电平敏感，在时钟脉冲的电平作用下改变状态，而触发器对脉冲边沿敏感，其状态只有在时钟脉冲的上升沿或下降沿的瞬间改变。 （ ） 同步时序电路具有统一的时钟CP控制。 （ ） 异步时序逻辑电路没有统一的时钟脉冲，电路状态的改变必须考虑外部输入信号及对应存储器的时钟端或控制端有无信号作用。 （ ） 异步时序电路没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。 （ ） 实现一个8进制计数器最少需要3个D触发器。 （ ） 为了获得高精度的D/A转换器，不仅应选择位数较多的高分辨率的D/A转换器，而且还需要选用高稳定度的VREF和低零漂的运算放大器等器件与之配合才能达到要求 （ ） Moore型有限机的输出只与有限状态自动机的当前状态有关，与输入信号的当前值无关。 （ ） 在状态机的编码方式中，最常用的是顺序编码和One-hot编码方式。 （ ） IP是指一种事先定义，经验证可以重复使用的，能完成某些功能的组块。 （ ） 用户自己编写的IP核不属于IP核的提供形式。 （ ） IP核的重用是设计人员赢得迅速上市时间的主要策略。 （ ） IP应具有多种工艺下的可用性，提供各种库的综合脚本，可以移植到新的技术。（ ） IP的验证必须是完备的，具有可重用性的。 （ ） 可再用IP是着眼于按各种再使用标准定义的格式和快速集成的要求而建立的，便于移植，更重要的是有效集成。 （ ） 国内IP市场相对落后的原因是IP使用公司的规模太小因而很难承受高昂的IP使用费用。 （ ） EDA技术的发展主要经过了CAD、CAE、ESDA这3个发展阶段。 （ ） 电子系统级（ESL）设计主要分3步走，首先是功能设计，其次是基于应用的结构设计，最后是基于平台的结构设计。 （ ） 动态验证是通过观察电路模型在外部的激励信号作用下的实时响应来判断该电路系统是否实现了预期功能。 （ ） 静态时序分析工具通过路径计算延迟的总和，并比较相对于预定义时钟的延迟，它仅关注时序间的相对关系而不是评估逻辑功能。 （ ） 内建自测试的基本思想是电路自己生成测试向量，而不是要求外部施加测试向量，它依靠自身来决定所得到的测试结果是否正确。 （ ） 物理验证是IC设计的最后一个环节，是电路设计与工艺设计的接口。 （ ） 一个Slice由两个4输入的函数、进位逻辑、算术逻辑、存储逻辑和函数复用器组成。 （ ） 在Spartan3E FPGA中，硬件乘法器最大可以支持18(bits)x18(bits)的无符号数乘法运算。 （ ） IOB的全称是输入输出块。 （ ） 使用数控阻抗DCI可以提高信号的完整性，主要是通过消除残端反射。 （ ） 在FPGA领域，DSM的全称是分布式存储器。 （ ） Xilinx公司的块RAM资源的结构基本容量是18Kb. （ ） 全局时钟驱动整个FPGA的单元模块，但是相对LC，M9K，全局时钟资源很少，所以需要合理的分配。 （ ） 单项选择题（选择一个正确的答案，将相应的字母填入题内的括号中）： 下列信号中，（ ）是数字信号。 交流电压 开关状态 直流电流 无线电载波 数字电路比模拟电路抗干扰能力（ ）。 差 强 相同