STC15单片机基础概述.ppt

2.4.1 时钟电路与时序 基本定时时序关系 1.5.2 MCS-51单片机的时序 1.5.3 STC15W4K 振荡器、机器周期、指令周期 1. STC15F2K60S2单片机的主时钟有2种时钟源：内部RC振荡器时钟和外部时钟（由XTAL1和XTAL2外接晶振产生时钟，或直接输入时钟），内部时钟常温下时钟频率为5～35MHZ； 2. 1T，单时钟/机器周期 图 1?13 各种复位电路 1.5.2 MCS-51单片机的复位 1.3.3 片外数据存储器结构 地址范围：0000H～FFFFH 容量：共64KB 访问指令：“MOVX”（片内用MOV） 使用“MOVX”指令对片外RAM进行读/写操作时，会自动产生读/写控制信号RD和WR，作用于片外RAM实现读/写操作。 1.3.3 片外数据存储器结构 片外RAM的用途： （1）没有特别的用途，不像片内RAM，不划分区域。 （2）片外RAM做通用RAM使用，主要存放大量采集的或接收的数据、运算的中间数据、最后结果、用作堆栈等。 C语言编程：使用关键字“xdata”或“pdata”将变量、数组、堆栈定义到片外RAM区。 作为外部存储访问 STC15W4K单片机—结构 1.4 单片机并行I／O口 8051单片机有4个I/O端口，每个端口都是8位准双向口，共占32根引脚。每个端口都包括一个锁存器(即专用寄存器P0～P3)、一个输出驱动器和输入缓冲器。通常把4个端口笼统地表示为P0～P3。 1.4.1 P0口的结构及特点 P0口的某位P0.n(n=0~7)结构图，它由一个 输出锁存器、两个三态输入缓冲器和输出驱动电路 及控制电路组成。从图中可以看出，P0口既可以作 为I/O用，也可以作为地址/数据线用。 D Q CLK Q MUX P0.n 读锁存器 内部总线 写锁存器 读引脚 地址/数据 控制 VCC T1 T2 P0口引脚 1、P0口作为普通I/O口 ①输出时 CPU发出控制电平“0”封锁“与”门，将输出上拉场效 应管T1截止，同时使多路开关MUX把锁存器与输出 D Q CLK Q MUX P0.n 读锁存器 内部总线 写锁存器 读引脚 地址/数据 控制 VCC T1 T2 P0口引脚 驱动场效应管T2栅极接通。故内部总线与P0口同相。由于输出驱动级是漏极开路电路，若驱动NMOS或其 它拉流负载时，需要外接上拉电阻。P0的输出级可驱动8个LSTTL负载。 D Q CLK Q MUX P0.n 读锁存器 内部总线 写锁存器 读引脚 地址/数据 控制 VCC T1 T2 P0口引脚 ② 输入时----分读引脚或读锁存器 读引脚：由传送指令(MOV)实现； 下面一个缓冲器用于读端口引脚数据，当执行一条由端口输入的指令时，读脉冲把该三态缓冲器打开，这样端口引脚上的数据经过缓冲器读入到内部总线。 D Q CLK Q MUX P0.n 读锁存器 内部总线 写锁存器 读引脚 地址/数据 控制 VCC T1 T2 P0口引脚 D Q CLK Q MUX P0.n 读锁存器 内部总线 写锁存器 读引脚 地址/数据 控制 VCC T1 T2 P0口引脚 读锁存器：有些指令 如：ANL P0，A称为“读-改-写” 指令，需要读锁存器。 上面一个缓冲器用于读端口锁存器数据。 **原因：如果此时该端口的负载恰是一个晶体管基极，且原端口输出值为1，那么导通了的PN结会把端口引脚高电平拉低；若此时直接读端口引脚信号，将会把原输出的“1”电平误读为“0”电平。现采用读输出锁存器代替读引脚，图中，上面的三态缓冲器就为读锁存器Q端信号而设，读输出锁存器可避免上述可能发生的错误。** D Q CLK Q MUX P0.n 读锁存器 内部总线 写锁存器 读引脚 地址/数据 控制 VCC T1 T2 P0口引脚 D Q CLK Q MUX P0.n 读锁存器 内部总线 写锁存器 读引脚 地址/数据 控制 VCC T1 T2 P0口引脚 准双向口： 从图中可以看出，在读入端口数据时，由于输出驱动FET并接在引脚上，如果T2导通，就会将输入的高电平拉成低电平，产生误读。所以在端口进行输入操作前，应先向端口锁存器写“1”，使T2截止，引脚处于悬浮状态，变为高阻抗输入。这就是所谓的准双向口。 2、P0作为地址/数据总线 在系统扩展时，P0端口作为地址/数据总线使用时，分为： P0引脚输出地址/数据信息。 D Q CLK Q MUX P0.n 读锁存器 内部总线 写锁存器 读引脚 地址/数据 控制 VCC T1 T2 P0口