vhdl语言快速入门2概述.pptVIP

组合逻辑一定有else ，否则综合为锁存器 CASE语句根据某个表达式的值来选择执行体。 无优先级。 ???? （2）CASE 语句 语法格式 CASE 选择表达式 IS WHEN 分支值1 = 顺序处理语句11；语句12； WHEN 分支值2 = 顺序处理语句21； 语句22； WHEN OTHERS = 顺序处理语句32； 语句32； END CASE； 分支条件须在表达式范围内，且不能重合。 执行时必须选中且只能选中一个分支。 所有值必须列举穷尽，对sted_logic等必须用others。 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY test_case IS PORT（ s1，s0：IN STD_LOGIC； d0，d1，d2，d3： IN STD_LOGIC； z：OUT STD_LOGIC ）； END test_case； ARCHITECTURE behave OF test_case IS SIGNAL s：STD_LOGIC_VECTOR（1 DOWNTO 0）； BEGIN PROCESS（s1，s0，d0，d1，d2，d3） BEGIN s=s1 s0; CASE s IS WHEN “00” = z=d0； WHEN “01” = z=d1； WHEN “10” = z=d2； WHEN others = z=d3； END CASE； END PROCESS； END behave； 例 4选1多路选择器描述方式 3、循环语句 语法格式 FOR 循环变量 IN 循环范围 LOOP 顺序处理语句1 ； 顺序处理语句2； ··· ·· ·· ··· END LOOP ； 循环变量是 loop 内部自动声明的局部量，仅在 loop 内可用； 循环范围为可计算的整数范围： m（小） to n（大） 【例】 --8位奇偶校验位产生电路 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY p_check IS PORT ( d: IN STD_LOGIC_VECTOR (7 DOWNTO 0); y: OUT STD_LOGIC); END p_check; ARCHITECTURE behave OF p_check IS BEGIN PROCESS (d) VARIABLE tmp: STD_LOGIC; BEGIN tmp := ‘1; FOR n IN 0 TO 7 LOOP --FOR循环语句 tmp := tmp XOR d(n); END LOOP; y = tmp; END PROCESS; END behave; 奇偶？ signal？ 只做校验？ 信号多次赋值，只最后一次赋值有效 5.5.3 VHDL的行为描述 并发（Concurrent）描述语句 顺序（Sequential）描述语句 行为描述语句 顺序语句：描述逻辑关系、算法 并行语句：硬件并行的特点 一、VHDL的并行语句 并行行为 赋值语句（简单、选择、条件） 进程语句（process） 例化语句(component) 描述硬件最基本的本质特性－－并行行为。 进程行为之间并行关系，进程内部是顺序行为。 信号〈= 表达式 ； 1. 赋值语句： 语法格式 赋值的原则：相同位宽，相同数据类型。 （1） 简单并行赋值： 特点： 执行与书写顺序无关。 每一个赋值相当于一个进程。 ENTITY exe IS port ( a, b: IN bit; y: OUT bit ); END exe; ARCHITECTURE art O