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3.1 Verilog程序的基本结构 3.2 Verilog HDL的数据类型 常量 变量 3.memory(存储器型) memory型是存储器型,是通过建立reg型数组来描述的,可以描述RAM存储器、ROM存储器和reg文件。 Memory型举例: reg memory1[1023:0]; //存储器为1024个单元,每个单元为1位 reg [7:0] memory2[15:0]; //存储器为16个单元,每个单元为8位 reg [32:1] memory2[1:512]; //存储器为512个单元,每个单元为32位 3.3 Verilog HDL的运算符 算术运算符 逻辑运算符 关系运算符 等值运算符 位运算符 缩减运算符 移位运算符 条件运算符 拼接运算符 1.算术运算符 算术运算符包括: + (加法运算符或正值运算符,如x+y,+8) - (减法运算符或负值运算符,如x-y,-90) * (乘法运算符,如x*y) / (除法运算符,如x/y) % (取模运算符,如x % y) 2. 逻辑运算符 逻辑运算符包括: (逻辑与) || (逻辑或) ! (逻辑非) 3. 关系运算符 关系运算符包括: (小于) = (小于等于) (大于) = (大于等于) 4. 等值运算符 等值运算符包括: == (逻辑相等) != (逻辑不等) === (全等) !== (非全等) 5. 位运算符 位运算符包括: ~ (非) (与) ~ (与非) | (或) ~| (或非) ^ (异或) ^~ 或~^ (同或) 6. 缩减运算符 缩减运算符包括: (与) ~ (与非) | (或) ~| (或非) ^ (异或) ^~ (同或) 7. 移位运算符 移位运算符包括: (左移) (右移) 8. 条件运算符 条件运算符格式如下: 条件?表达式1:表达式2 条件表达式的含义是: 如果条件为真,结果为表达式1的值;如果条件为假,结果为表达式2的值。 9. 拼接运算符 拼接运算符是: { } 拼接运算符用来将两个或多个数据的某些位拼接起来。拼接运算符格式如下: {数据1的某些位,数据2的某些位,…… ,数据n的某些位} 运算符的优先级 3.4 Verilog HDL的基本语句 赋值语句 条件语句 循环语句 结构声明语句 编译预处理语句 一、赋值语句 1. 连续赋值语句 连续赋值语句用来驱动wire型变量。连续赋值语句用来描述组合逻辑。 连续赋值语句格式: assign #(延时量) wire型变量名=赋值表达式; 2.过程赋值语句 不阻塞(non-blocking) 赋值语句: always @(posedge clk) begin b = a ; c = b; end 2.过程赋值语句 阻塞(blocking) 赋值语句: always @(posedge clk) begin b = a ; c = b; end 两种不同的赋值语句区别要点 非阻塞(non-blocking) 赋值语句 ( b= a): - 块内的赋值语句同时赋值; - b 的值被赋成新值 a 的操作, 是与块内其他 赋值语句同时完成的; - 建议在可综合风格的模块中使用不阻塞赋值。 阻塞(blocking) 赋值语句 ( b = a): - 完成该赋值语句后才能做下一句的操作; - b 的值立刻被赋成新值 a; - 时序电路中硬件没有对应的电路,因而综合结果未知。 模式功能描述 用来描述设计模块内部结构和模块端口间的逻辑关系,在电路上相当于器件的内部结构。 Assign语句 Always块语句 Initial块语句 实例化元件 模式功能描述 assign语句:实现组合逻辑电路 assign a=b c; //b,c的与,输出为a 实例化元件 and u1(q,a,b); always块语句:实现组合和时序逻辑电路 initial块语句:电路初始化,只被执行一次 二、条件语句 1. if…else语句 二、条件语句2. case语句 Ver
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