计算机组成原理第5章摘要.ppt

5.2.2 MOV指令的指令周期 5.2.3 LAD指令的指令周期 5.2.4 ADD指令的指令周期 第1个CPU周期取ADD指令（指令cache） 第2个CPU周期执行加法运算（运算器） 5.2.5 STO指令的指令周期 5.2.6 JMP指令的指令周期 5.2.7 用方框图语言表示指令周期 引入目的主要是为了教学（控制器设计） 方法 指令系统设计（模型机的五指令系统） 方框——按CPU周期 方框内内容——数据通路操作或控制操作 菱形符号——判别或测试 ~ ——公操作 前边所讲述的5种操作的框图 描述 方框图表示 指令流程图ADD R2, R0 SUB R1,R3 5.3? 时序产生器和控制方式 5.3.1 时序产生器作用和体制 作用： CPU中的控制器用它指挥机器的工作, CPU可以用时序信号/周期信息来辨认从内存中取出的是指令（取指）还是数据（执行） 一个CPU周期中时钟脉冲对CPU的动作有严格的约束 操作控制器发出的各种信号是时间（时序信号）和空间（部件操作信号）的函数。 5.3.1 时序产生器作用和体制 组成计算机硬件的器件特性决定了时序信号的基本体制是电位—脉冲制（以触发器为例） D为电位输入端，CP（Clock Pulse）为脉冲输入端 R,S为电位输入端 特性方程如下 D=0时，CP上升沿到来时，D触发器状态置0 D=1时，CP上升沿到来时，D触发器状态置1 * * * * * * －数据相关：在一个程序中，如果必须等前一条指令执行完毕后，才能执行后一条指令，这两条指令就是数据相关。 有下面三条指令流水执行： ADD R1，R2，R3 ；R2+R3-R1 SUB R4，R1，R5 ；R1-R5-R4 AND R6，R1，R7 ；R1∧R7-R6 ADD在时钟5写入R1，SUB在时钟3读取寄存器R1，AND在时钟4读取寄存器R1，发生了数据相关。 流水线的主要问题 * －控制相关：控制相关冲突是由转移指令引起的。当执行转移指令时，依据转移条件的产生结果可能顺序取下条指令；也可能转移到新的目标地址取指令，从而使流水线发生断流。 解决办法：常用以下两种转移处理技术： 1)延迟转移法 由编译程序重排指令序列来实现。基本思想是“先执行再转移”，即发生转移取时并不排空指令流水线，而是让紧跟在转移指令之后已进入流水线 的少数几条指令继续完成。如果这些指令是与结果无关的有用指令，那么延迟损失时间片正好得到了有效的利用。 2)转移预测法 用硬件方法来实现，依据指令过去的行为来预测将来的行为。通过使用转移取和顺序取两路指令预取队列器以及目标指令cache，可将转移预测提前到取指阶段进行，以获得良好的效果。 流水线的主要问题 * 例4:流水线中有三类数据相关冲突：写后读相关；读后写相关；写后写相关。判断以下三组指令各存在哪种类型的数据相关。 (1) I1: 　ADD R1，R2，R3 ；　　(R2) + (R3)-R1 　　I2: 　SUB R4，R1，R5 ； 　 (R1) - (R5)-R4 (2) I3: 　STA M(x)，R3 ； 　　 (R3)-M(x)，M(x)是存储器单元 　　I4: 　ADD R3，R4，R5 ；　　(R4)+(R5)-R3 (3) I5: 　MUL R3，R1，R2 ；　　(R1)×(R2)-R3 　　I6:　 ADD R3，R4，R5 ；　　(R4) + (R5)-R3 第(1)组指令中，I1指令运算结果应先写入R1，然后在I2指令中读出R1内容。由于I2指令进入流水线，变成I2指令在I1指令写入R1前就读出R1内容，发生RAW相关。 第(2)组指令中，I3指令应先读出R3内容并存入存储单元M(x)，然后在I4指令中将运算结果写入R3。但由于I4指令进入流水线，变成I4指令在I3指令读出R3内容前就写入R3，发生WAR相关。 第(3)组指令中，如果I6指令的加法运算完成时间早于I5指令的乘法运算时间，变成指令I6在指令I5写入R3前就写入R3，导致R3的内容错误，发生WAW相关 。 * Pentium CPU －Pentium是Intel公司生产的超标量流水处理器，CPU内部的主要寄存器宽度为32位，故认为它是一个32位微处理器。 －外部数总线宽度为64位，每次总线读写操作可以同时传输8个字节，支持猝发模式的内存读取。 －外部地址总线宽度是36位，但一般使用32位宽，故物理地址空间为4GB。 －超标量流水线：超标量流水线是Pentium系统的核心。它由U和